【IRPS 2012レポート】
ばらつきがもたらす「CMOS微細化の終焉」

会場となったHyatt Regency Orange Countyの外観

会期:4月15日〜4月19日(現地時間)
会場:米国 カリフォルニア州アナハイム
Hyatt Regency Orange County



 半導体デバイスの信頼性技術に関する世界最大の国際会議「国際信頼性物理シンポジウム(IRPS:International Reliability Physics Symposium)」(IRPS 2012)が、米国カリフォルニア州アナハイムで4月15日(現地時間)より始まった。

 IRPSは1962年以来、毎年春に開催されてきた。今年で50回を数えており、その歴史はほぼ半世紀と短くない。ここ4年の開催規模を振り返ると、発表を目指して投稿された論文(アブストラクト論文)の数(投稿論文数)は2009年が272件、2010年が264件、2011年が210件、2012年が210件とやや減り気味である。2012年に採択された論文は151件。内訳は口頭発表(講演論文)が80件、ポスター発表(ポスター論文)が71件である。このほか招待講演(招待論文)が28件ある。

1962年〜2012年の発表論文すべてを詰め込んだUSBメモリ。使用容量は約5.6GBと、文書ファイルとしてはかなり大きい

 IRPSの発表者は開催前の締め切り日までに論文(フルペーパー論文)を事務局に送付しなければならない。IRPSの会場受け付けで参加者が登録を済ませると、送付された発表論文をまとめた冊子(論文集:プロシーディングス)を受け取れる。この論文集は以前は紙ベースの分厚い書籍だったのだが、文書の電子化によって最近ではCD-ROMとなり、ついに今年はUSBメモリとなった。しかも今年のUSBメモリは、1962年の第1回以降のすべての論文をPDFファイルで収容した、資料としての価値がきわめて高いものとなっていた。50回を記念してこのような豪華版のUSBメモリにしたという。

 IRPS 2012のスケジュールは4月15日〜16日がチュートリアル、4月17日〜19日がメインイベントのカンファレンスとなっている。カンファレンス初日の17日午後には、CMOSロジックの微細化に関する非常に興味深い講演があったので、その概要をご紹介したい。IBMとミュンヘン工科大学の共同チームによる研究成果である(Sani R.Nassifほか、講演番号2F.1)。


●「ハードな不良」と「ソフトな不良」

 CMOSロジックの微細化とは、不良との闘いを意味する。加工技術が進歩することで、より小さなトランジスタや配線パターンを作れるようになったとしても、元の回路を縮小しただけで回路がそのまま動くとは限らない。また縮小した回路が幸いにして動作したとしても、半導体製品の標準的な動作期間である10年の寿命が確保されているわけではない。

 過去の半導体開発は、微細加工技術を改良するとともに、新しい技術を導入することで回路の動作と寿命を確保してきた。その繰り返しが、半導体の高性能化と高密度化を継続して押し進めてきた。

 IBMとミュンヘン工科大学の共同チームは、不良には大まかに分けると「ハードな不良」と「ソフトな不良」があるとした。「ハードな不良」(Hard Failure)とは、製造欠陥あるいは経年劣化によって回路トポロジーが変化する不良のことだ。極端に言ってしまうと「短絡」(ショート)あるいは「開放」(オープン)のことである。「機能故障(機能喪失)」とも呼ばれる。

 これに対して「ソフトな不良」(Soft Failure)とは、製造プロセスの揺らぎによる性能ばらつきのことである。回路は一応動作するものの、要求仕様を満たさないと不良になる。

 過去に微細加工技術の世代が130nmのころまでは、「ハードな不良」と「ソフトな不良」の違いは明確であり、両者は明確に区別されていた。対策も比較的明瞭だった。製造工程から塵埃を取り除く、製造パラメータの揺らぎを最小化する、といった対策を実行していた。

 CMOS半導体を製造して市場に出荷してからの経過時間でみると、初期不良は製造欠陥による「ハード」が主体であり、続く期間では雑音や電源電圧変動などによる「ソフト」が主体となる。そして経年劣化が進むと「ハード」と「ソフト」が混在するようになる。

伝統的な不良モデル。「ハードな不良」と「ソフトな不良」が明確に区分けされていた 経過時間と不良モデルの変化

●見かけは「ハード」でも「ソフト」な不良

 130nm世代までは、「ハードな不良」は製造欠陥によるものだと断定できた。しかし90nm世代以降は、様子が異なっている。製造ばらつきが相対的に大きくなり、ばらつきによる不良が「ソフトな不良」ではなく、「ハードな不良」(に見える不良)を起こすようになってきた。両者の区別があいまいになってきた。こういったばらつきによる「ハードっぽい不良」をIBMとミュンヘン工科大学の共同研究チームは「Goldilocks Failure(ゴルディロックス不良)」と名付けた。この「Goldilocks」とは、英国の童話「ゴルディロックスと3匹のくま」の主人公の名前で、主人公が熱すぎず、冷たすぎないおかゆを見つけたり、硬すぎず、柔らかすぎないベッドを見つけたりするストーリーから転じて、「〜すぎない」、「ほどよい按配」といった意味で使われることがある。

「ハードな不良」と「ソフトな不良」の区分けが不明確になる

 講演では「ゴルディロックス不良」を、半導体回路の動作点(動作領域)から説明してくれた。半導体回路の動作領域は一定の電源電圧範囲と動作周波数範囲で区分けされている。図形では電源電圧を横軸、動作周波数を縦軸とする長方形(矩形)をイメージする。電源電圧が高すぎると回路は絶縁破壊を起こし、電源電圧が低すぎると回路は動かなくなる。動作周波数が低すぎると回路は要求仕様(動作周波数)を満たさず、動作周波数が高すぎると消費電力が増大して要求仕様を満たさなくなる。

 「ハードな不良」では、動作領域を含めたあらゆる電源電圧範囲で回路が動かない。「ソフトな不良」では、動作領域の一部で不良となる。例えば電源電圧が一定値以下だと、動作周波数が上がらずに仕様を満足しない、といった不良である。

 「ゴルディロックス不良」では、動作領域全体にわたって回路が動かない。このため、動作領域だけでテストすると「ハードな不良」にみえる。ところが動作領域を外れると、回路として動作する領域がある。回路が物理的に壊れているのではなく、動作する条件が要求仕様あるいはデータシートの動作領域と完全に外れてしまっているのである。

回路の動作領域と、「ハードな不良」、「ソフトな不良」、「ゴルディロックス不良」の違い。黒枠で囲んだ長方形の領域が動作領域(オペレーショナル・ドメイン)

 CMOS半導体で最も早期に「ゴルディロックス不良」を起こすようになったのはSRAMである。高性能プロセッサに搭載するSRAMは常に最も微細な製造技術を使用しており、CMOSロジックに比べると2世代ほど、先を走っているとする。このため、8トランジスタ・セル(SRAMセルの基本回路である6トランジスタよりもトランジスタを増やして不良を起こりにくくしたセル)や冗長セル、自己テスト回路、誤り検出・訂正回路といった対策が最先端のSRAMではごくふつうになっている。

SRAMとCMOSロジック(ラッチ、レジスタファイル)の比較
製造ばらつきがSRAMセルで「ハードな不良」を起こす仕組み。2個のインバータの対称性が崩れ、2個の論理状態(論理値の「高」と「低」)を維持できなくなってしまう
SRAMセルにおける製造ばらつきの増大と遅延時間の増大。出力電圧が「高」から「低」へ遷移する場合。製造ばらつきの増加が遅延時間の増加を招く。始めは仕様から外れだす(図中のA点)。これを適応制御で補正するが、ばらつきが酷くなると補正が効かなくなる(図中のB点)。さらにばらつきが増加すると、出力電圧が「低」に移行しなくなる(図中のC点、ゴルディロックス不良)

 ゴルディロックス不良は、微細化が進むほど顕著になる。22nm世代のCMOSでは、ラッチの不良発生率は45nm世代のSRAMと変わらなくなるという。そして12nm世代では、インバータの不良発生率が45nm世代のSRAMと同じくらいに増大する。CMOSロジックでもSRAMと同様に、回路レベルやシステムレベルでの対策が必要になってくる。

 トランジスタレベルでは、フィンFETやFDSOI(Fully Depleted Silicon On Insulator)などの採用が決定していたり、検討されたりしている。ただしこれらの技術で持たせられるのは1世代〜2世代に過ぎない。その先は見えていない。回路レベル、システムレベルの対策といっても、単なる二重化ではシリコン面積の損失(ペナルティ)が大きすぎて微細化の意味がなくなってしまう恐れが高い。「CMOS微細化の終焉」を防ぐ技術の開発が切実に望まれる。

CMOS微細化の今後の見通し

(2012年 4月 20日)

[Reported by 福田 昭]