IntelのPaul Otellini CEO

　Intelはサンフランシスコで開催されているIntel Developer Forum(IDF)で、22nmプロセス技術世代のCPU「Haswell(ハスウェル)」で実現される、超低消費電力のノートPCの構想について、より具体的な姿の説明を始めた。IntelはメインストリームノートPCの価格帯での低消費電力薄型ノートPCカテゴリ「Ultrabook」を提唱している。従来の通常電圧版のノートPCの価格と性能レンジで、従来の低電圧版モバイルノートのバッテリライフと薄軽量化を実現しようというプロジェクトだ。そして、Ultrabookのカギとなるのが、次々世代のCPUアーキテクチャHaswellとなっている。

　Intelを率いるPaul Otellini(ポール・オッテリーニ)氏(President and Chief Executive Officer, Intel)は、IDFのキーノートスピーチで、2013年に登場するHaswell世代のUltrabookでは、待機電力(無線コネクト状態)を現在の1/20にまで引き下げることをターゲットにすると宣言した。IDFでは、大幅な待機電力低減の背景にある技術が明らかにされつつある。

Ultrabookのカギとなる次々世代アーキテクチャHaswell

　まず、22nm世代のIntel CPUの電力低減の大きな原動力になっている要素の1つは、トランジスタの3D化だ。トランジスタは、その誕生からこれまで「プレーナ(Planar)型」と呼ばれる平面の2D構造を取ってきた。現在のプレーナ型では、平坦なシリコン基板の上にソースとドレインが生成され、その上に立体のゲートが生成される。ゲートの下のシリコン基板部分は、ゲートに電圧をかけた時にチャネルが形成される。

　3Dトランジスタでは、これらの構造を立体に再構築する。ソースとドレイン、その間のチャネルを立体にして、ゲートは立体のチャネルを囲うように形成する。トランジスタが立ち上がって見えることから、Fin型と呼ばれる。また、Intelの場合、チャネルを3方向からゲートが覆うからトライゲートとも呼ばれている。

　利点は数多い。まず、チャネルを下のシリコン基板から切り離すことで、ゲートの長さが短くなるとソースとドレインの間で電流が流れるサブスレッショルドリーク電流が増大する短チャネル効果を抑制できる。ゲート長を短くできる上に、ゲートの幅も立体化で狭くできるためトランジスタを小型化できる。ゲート面積が増えてチャネルの駆動能力も上がり、しきい電圧を下げることも容易になる。また、チャネルのFinを増やしてマルチチャネル化することで、スイッチング性能を上げることもできる。

プレーナと3Dのトランジスタ断面図(PDF版はこちら)

プレーナと3Dのトランジスタ断面図(PDF版はこちら)

　利点だらけの3Dトランジスタ化は、Intelにとって今後数年の強力な武器となる。半導体ベンダーは、いずれも3Dトランジスタへと全力で向かっている。MPU向けのロジックプロセスでは14nm前後のノードで、3Dトランジスタ化(またはFDSOI)などの構造変革が必要になるからだ。理由は明快で、現在のプレーナ型では、その世代に要求されるデバイスピッチにトランジスタが収まらなくなってしまうためだ。

プロセスの微細化とトランジスタの縮小(PDF版はこちら)

32nmプロセスでのゲート長とデバイスピッチ(PDF版はこちら)

　半導体メーカーにとって3Dトランジスタ化は避けられない道で、今後は各社も対応して来る。しかし、AMDのCPUを製造するGLOBALFOUNDRIESや、GPUを製造するTSMCを始め、SamsungやIBMなどIntel以外のメーカーは、14nm世代またはそれ以降に3Dトランジスタ化する見込みだ。そのため、1世代先行したIntelには、先行者としての利益がある。他のベンダーが3Dトランジスタに踏み込みたくてもできないのは、依然として歩留まりなどに不安を抱えているからだ。逆を言えば、Intelは自信を持って3Dトランジスタ化を行なうだけの製造ノウハウを確立できたことになる。

　Intelは今回のIDFで、3Dトランジスタで先行する利点を明瞭な形で打ち出した。下のスライドの通り、Intelは4年のアドバンテージを享受できるとしている。Intel以外のメーカーのプロセス移行の時期がずれているのは、実際に量産に入る時期で比較するとこれだけのズレがあるとIntelが見ているためだと推定される。

Intelのトランジスタ技術の優位性

　こうした背景にあるため、Intelはしばらくは22nm 3Dトランジスタプロセスの利点を徹底的に活かして製品戦略を立てようとしている。これから4年間は、Intelにとって低消費電力を旗印に攻める時というわけだ。そして、その戦略を具体化したものがUltrabookとなる。また、IntelがAtomでも22nmプロセスを急いでいる理由もこのあたりにありそうだ。

　Intelの22nmプロセスは、実は高電圧時より低電圧時の方がずっと利点が大きい。同じ電圧なら、1V時にゲートディレイをプレーナ型より18%、0.7V時に37%下げることができる。つまり、低電圧時にも従来より高いクロックでの動作が可能となる。また、しきい電圧に対してのチャネル電流量の増加も急峻であるため、しきい電圧を下げることも容易だ。その分、低電圧化が容易となる。

トライゲートトランジスタの電圧の利点

　こうした特性を持つIntelの22nmプロセスでは、低消費電力CPUにとって理想的な技術だ。メインストリームPC向けのCPUを、従来と同じ動作周波数を保ちながら低電圧化することができる。その分、消費電力を下げTDP(Thermal Design Power:熱設計消費電力)を引き下げることができる。Intelが、従来のメインストリームノートPCの価格と性能で、低電力のUltrabookを実現できる原動力はここにあると推定される。

　今回のIDFでは、22nmプロセス以外の面でも、Ultrabookの実現を助ける技術要素が見えてきた。1つはシステム設計で、IDFで説明された待機時の電力削減は、CPU側のプロセス技術よりも、システム設計に依存する部分が大きいと推測される。そして、システムの中では、DRAMメモリの待機消費電力がばかにならない。

　IDFでIntelは、Haswell世代のモバイルCPUが、DDR3L(低電圧版DDR3)とLPDDR3(モバイルデバイス向けの次世代DRAM)の両方をサポートすることを明かしつつある。Samsungが行なったIDFでのメモリのセッションでは、Ultrabookのメモリの選択肢としてこの2種類があると説明していた。

　LPDDR3は、現在のスマートフォン&タブレットに使われているLPDDR2の後継メモリ規格の1つだ。DDR3と同じくプリフェッチ8で内部セルの8倍の転送レートでインターフェイスを駆動する。転送レートは1,066Mbps程度から1,600Mbpsで、最高2,133Mbpsも見通されている。PC向けのメモリと較べると動作時の電力も少ないが、もっと異なるのは待機時の電力で、Samsungのプレゼンでは最大8.8倍有利であることが示されている。簡単に言えば、LPDDR3を使えば、スマートフォン&タブレットのように待機時のメモリの電力消費の小さいノートを作ることができる。

モバイルメモリの帯域ロードマップ(PDF版はこちら)

Samsungが示したLPDDR3の待機電力の優位性	Ultrabookのコンポーネントの変化

　LPDDR3は不思議なメモリで、JEDEC(米国の電子工業会EIAの下部組織で、半導体の標準化団体)の中で急に規格化が進められた。市場導入も2013年と、LPDDR3より前から規格化が進められていたWide I/Oより早い時期が見込まれている。また、電力消費は約70mW/GB/secで、帯域を考えると携帯機器向けモバイルメモリとしてはやや多い。なのに、DRAMベンダーはLPDDR3の将来については楽観的という、不明瞭な点が多いメモリ規格だった。

　だが、これも、IntelがHaswell世代で採用すると決まっていたとすれば、全て説明がつく。Haswellに採用するのなら2013年までに市場導入が必須で、電力消費はやや大きくても問題はない。しかし、性能レンジはPC向けのDDR3と同レベルが必要だ。Samsungのプレゼンでは、さらにLPDDR3をモジュールではなく、マザーボードに直づけなどの形で搭載するオプションも示されている。そうすれば、さらに薄型化が可能になる。

　IntelのHaswell世代で予想される電力管理技術の1つは、ボルテージレビュレータ(VR)のチップへの統合だ。VRをオンダイ(On-Die)化すると、さまざまな利点が生まれる。まず、CPUコア単位での電圧の制御が可能になる。現在のようにCPUコア群に同じ電圧を供給するのではなく、各コア毎に最適な電圧を常に供給できるようになる。電圧の遷移も、極めて低いレイテンシで制御できるようになるため、よりきめ細かな電圧制御が容易になる。結果として電力を削減できる。また、現在、CPUに供給しているCPUコアとGPUコア、I/O、その他の異なる電圧を1本化することが可能になる。CPU回りのVRが簡素になる。

　Intelは、長い期間、オンダイVRの研究を進めており、オンパッケージでVRを統合する実験なども行っている。8月に行なわれたチップカンファレンス「Hot Chips」でも、技術説明を行っている。

　また、Intelはより長期的な低電力化技術の候補として、「ニアしきい電圧(Near-Threshold Voltage)」技術をOtellini氏のキーノートスピーチで紹介した。Near-Threshold Voltage技術は、Intelの研究部門を指揮するJustin Rattner(ジャスティン・ラトナー)氏(VP, Director, Intel Labs, Intel)が、2009年10月の来日時に、今後10年の5大重要技術の1つに数えていた技術だ。

　トランジスタはしきい電圧と駆動電圧の差を利用してスイッチする。そのため、しきい電圧より駆動電圧を一定以上高くしなければ、高速に動作できない。ところが、Near-Threshold Voltageでは、しきい電圧に近い電圧で、ある程度高速な動作を可能にする。そのため、超低消費電力の回路を作ることができる。

　Intelは、この技術の研究結果を2010年の学会「Symposium on VLSI Circuits」などで発表している。この際に試作したレジスタファイル(とその周囲のI/O)を、2011年5月のIntelのリサーチイベントでも展示している。

　しかし、今回、IDFのキーノートスピーチでは、同技術を使ってCPUをまるまる試作。スピーチの中で、デモを行なった。デモでは、試作CPUを太陽電池で駆動。太陽電池を遮ると画面の動作が止まることを示した。Intelが同技術の試作を進めていることは、技術の実用性を高く評価している証拠だと推定される。Intelは、3Dトランジスタ化によって、しきい電圧を下げることが可能になりつつある。その上で、同技術を実用化できれば、電力の低減をさらに推し進めることができることになる。ただし、同技術は、まだ未知数の部分があり、今後の展開は、まだ具体的には見えていない。

Near-Threshold Voltageのデモ	上の太陽電池で右下のCPUを駆動している	試作チップ。ソケット7マザーボードにささっていることは、試作チップがPentium系であることを示唆している。Intelのリサーチラボは、試作チップにPentiumアーキテクチャを使うことが多い

　今回のIDFで目立っているのは、Intelの“力業”だ。ここで力業と表現しているのは、プロセス技術や製造技術といった、カネと体力が特に必要な部分で優位を打ち出す姿勢のことだ。Intelは今回、トライゲートトランジスタを採用した22nmプロセス技術を前面に押し出し、3Dトランジスタ化による低電圧化や低リーク電流(Leakage)化をIntelプロセッサのアドバンテージとして謳った。また、研究開発に時間とカネがかかるNear-Threshold Voltageのような技術の試作も急ピッチで進めていることも明らかにした。

　こうした力業の部分が強調される一方で、プロセッサアーキテクチャの革新については、今回のIDFは大人しい印象がある。Larrabee(ララビ)を発表した時のように、CPUのアーキテクチャの流れを変えようという動きはあまり見えない。フェイズとして、今はプロセス技術に焦点を合わせる時期なのかも知れない。

　興味深い点は、他のCPUベンダーの多くが、CMOSスケーリングが困難に直面しており、そのためにプロセッサアーキテクチャの改革が必要だと唱えていることだ。AMDやARM、NVIDIAなど、いずれもヘテロジニアス(Heterogeneous:異種混合)コンピューティングによるプロセッサの性能効率の向上が必要だとしている。その背景にあるのは、CMOSプロセス技術での、電圧の低減とリーク電流(Leakage)の抑制が難しい状態が今後も続くという状況認識だ。

　ところが、Intelは、少なくとも今のフェイズでは、全く逆の姿勢を示している。CMOSのスケーリングの問題はある程度回避できたと見て、プロセス技術をテコに低電力に攻める姿勢に見える。これが一時的なことなのか、それともIntelは長期的にトランジスタの改革で流れを変えることができるのか、まだ状況は読めない。1つだけ明瞭な点は、Intelが22nmの3Dトランジスタ技術に、かなりの自信を持っていることだ。