次世代のコモディティDRAMを目指す「DDR4」。DDR4は、現実的には2,133Mbps(2.133Gbps)から4,266Mbps(4.266Gbps)の転送レートとなる見込みだ。高速化のために、従来のマルチドロップバスからポイントツーポイント接続へと切り替えるという。そのため、1チャネルに1 DIMMのメモリしか接続できなくなると見られる。

　高転送レート化にともなってDIMM数が減少するのは、必然的なトレードオフだ。数Gbpsレンジのインターフェイスは、PCI Expressを始め、いずれもポイントツーポイント接続になっている。バスのスタブ(stub)からの反射による信号品質の劣化がインターフェイスの高速化では大きな障壁になるからだ。

DDR4の主な仕様(PDF版はこちら)

DDR4の転送レート(PDF版はこちら)

　しかし、メモリインターフェイスのポイントツーポイント化は、クライアントPCとサーバーのそれぞれに大きな影響を及ぼす。PCの場合はDIMM増設ができないことが問題となり、サーバーの場合はチャネル当たりの搭載メモリ量が制限されることが問題となる。メモリは、常に搭載量が問題となるため、ポイントツーポイント化による影響は大きい。

　後者のサーバーについては、DDR4ではスイッチファブリックを推進することと、スタックDRAMを規格化することで対応する見込みだ。前者のクライアントPCについては、当面はDIMMを交換する以外にメモリ増設の道がなくなると推定される。

　JEDEC(米国の電子工業会EIAの下部組織で、半導体の標準化団体)は、DDR4のスタックDRAMでは、シリコン貫通ビア(TSV:Through Silicon Via)を使い4～8個のダイ(半導体本体)を積層する方向を検討しているという。TSVによる「シングルロードメモリスタック」で、4G-bit DRAMならDIMM当たり32GBまたは64GBの容量を実現できるという。

　JEDECのBill Gervasi(ビル・ジャヴァーシ)氏(Computer Memory Technology Analyst/Chairman, JEDEC JC-45.3/45.5)は、TSVを「ゲームチェンジャ(Game Changer)」、と呼んでいた。TSVが状況を変えてしまう要素であるという認識だ。なぜTSVがゲームチェンジャなのか。それは、DRAMを帯域ドリブンの方向へと押し進めることを可能にするからだ。

　メモリの高速化にともなって、メモリスロット数とランク(Rank)数が減るのは以前からの傾向だ。実際、DDR以降、スロットとランクは段々と減って来た。1チャネル当たり最大4 DIMMスロットで各2 Rankのサポートだったのが、3スロットになり2スロットに減った。下はエルピーダメモリが2003年のPlatform Conferenceで示したチャートで、高速化とともにスロットとRankが減る傾向がよくわかる。

Rank数の減少

　ポイントツーポイントへの移行は、DDR3でも一時は計画された。DDR3の当初の計画では、厳密には1チャネル当たり1 DIMMで2 Rankサポートの「ポイントツー2ポイント」に制限される予定だった。それが、土壇場で、できる限り1チャネル当たり2 DIMM(各2 Rank)を維持することになった。システムベンダー側からのメモリ搭載量を確保したいという要請が強かったためだと言われる。DDR3の高速品ではこのスペックはきついことはわかっていたが、2 DIMMでスタートすることになった。

　それは、サーバーの最大メモリ搭載量を増加し続けるため、チャネル当たりのメモリ搭載量を増やし続けることが求められているからだ。ところが、メモリ帯域を高めようとすると、逆にチャネル当たりのメモリ搭載量は減ってしまう。この相反する要素が、これまでDRAM高速化の大きな足かせだった。

　しかし、この制約はDIMM当たりのメモリ量が限られているために生じている。もし、TSVによってDRAMダイを積層することで、DIMM当たりのメモリ量を増やせるようになれば、制約は減る。1チップを4G-bitではなく、8ダイで32G-bitにすれば、シングルダイの8 Rank分、つまり2 RankのDIMM 4枚分のメモリ量を1 DIMMでサポートできる。

　4～8ダイの高度な積層化が実現すれば、1チャネルに複数のDIMMを挿したいというニーズがなくなり、ポイントツーポイント接続によるメモリの高速化に専念できることになる。だからTSVがゲームチェンジャになると言っているわけだ。

　選択肢としては、ハイエンドサーバーでは伝統的なスイッチファブリックを使う手法もある。メモリスイッチによって、実質的なメモリチャネルを増やす手法で、今年(2010年)7月にDenali Softwareが開催したメモリカンファレンス「MemCon 10」でのGervasi氏のプレゼンテーション「Time to Rethink DDR4」でもDDR4世代のソリューションの例として示された。

　しかし、スイッチチップを使う手法はシステムコストが高くなるため、顧客側から嫌われる傾向が強い。実際、AMDも「G3MX」と呼ぶメモリバッファチップを使うアーキテクチャを提案したが、顧客のニーズがなかったとして取りやめている(IntelはハイエンドサーバーCPUはFB-DIMMインターフェイスであるため、DDR3 DIMMを接続する場合にスイッチチップを使わざるを得ない)。DDR4世代でも、スイッチファブリックは限定されたソリューションでしかないだろう。

DDR4メモリの接続方法(PDF版はこちら)

サーバーソリューションでの接続方法(PDF版はこちら)

　JEDECがTSVによるDRAMスタッキングの規格化を進めているという話は昨年(2009年)から伝わっていた。MemCon 10でのHynix Semiconductorの「Emerging DRAM Technology A 3D Perspective」と題したプレゼンテーションでは、JEDECは2012年をターゲットに、TSVによるDDR4世代の64GB DIMMを規格化しているという。

　サーバー向けでは、スタックDRAMは以前から使われている。しかし、従来のダイスタッキングでは、積層したダイからの配線はワイヤボンディングで行なっていた。ワイヤボンディングでは、接続できる端子数が限られる上に、ワイヤの高速化が難しい。また、積層できるダイ数も限られる。

　それに対してTSVでは、ダイのシリコン基板を貫通した穴で垂直方向の配線を行なうことができる。そのため、端子数を増やすことが比較的簡単で、しかもインターフェイスを高速にできる。積層できるダイ数もある程度まで増やすことが容易だ。

DRAMの積層化(PDF版はこちら)

　しかし、TSVは新しい技術であり、まだほとんど量産も始まっていない。2012年というターゲットが、TSVを低コストに導入できる時期かどうかには、疑問符がついている。

　もっとも、TSVと一口に言ってもTSVの直径サイズによって技術に大きな違いがある。今年(2010年)3月に行なわれた半導体カンファレンス「ISQED 2010」のチュートリアルセッションで、IMECはTSVを3つに分類した。TSVの直径が100μm(マイクロメートル)～10μmの大きなTSVの技術は「3D WLP Bond-Pad」、10μm～2μmのよりファインな技術は「3D SIC Global」、2μm～0.1μmの極めてファインなTSV技術は「3D SIC Intermediate」。このうち、一番大きなレベルの3D WLP Bond-Padはすでに製造段階にあり、3D SIC Globalは登場しつつあるエマージング技術、最も小さな3D SIC Intermediateはまだリスク段階にあると説明した。

　Intelが提案しているような、CPUにメモリを載せてTSVによって1TB/secの超広帯域で結ぶ話や、論文で出ているCPUをブロック分割して積層するといった話は、TSVサイズが細かな技術を前提としている。JEDECのシングルロードメモリスタックスペックはDRAM同士を4～8層、DDR4の転送レートで結ぶもので、そこまで抜本的ではなさそうだ。I/OパッドとしてTSVを使うレベルの技術なら、2012年に量産できると踏んでいると見られる。しかし、コスト面も含めると、まだTSVのシングルロードメモリスタックというアイデアが成功するかどうかはわからない。

64GBを実現するTSV

　サーバーでは、TSVによるシングルロードメモリスタックでメモリ搭載量問題の解決を図るDDR4。クライアントではどうなのか。

　従来のマルチドロップ型の接続なら、DDR3でも1チャネル当たり2 DIMM。PCでデュアルメモリチャネルなら4 DIMMスロット、トリプルチャネルなら6 DIMMスロットを設けることができた。それぞれ2スロットと3スロットを将来の増設用に空けて置くことが可能だった。

　しかし、DDR4ではデュアルチャネルで2スロット、トリプルチャネルで3スロットとなると見られる。メモリ帯域をフルに活かしたい場合は、増設用の空きスロットを残すことは不可能となる。メモリの増設は、DIMMをより大容量のものへと入れ替えることになるだろう。

　クライアントPCでも、ポイントツーポイント化によるメモリ搭載量の問題が出てくる。そもそも、DRAMチップの大容量化は当初の見込みより遅れており、DDR4世代でも4G-bit世代だと推定されている。もともとのロードマップでは、PC向けDRAMが2010年に4G-bitへと移行するはずだったが、ほぼ1世代分スライドしている。

　DDR4が4G-bit世代でスタートすると、DIMM当たり8デバイスで2GB、16デバイスで4GBとなる。もし、DDR4が高速化によって、DIMM当たり1 Rankに制約されてしまうと、最大メモリ量はデュアルチャネルで4G-bit品世代で4GB。その時点でのメモリ容量としては、かなり厳しい。かといって、CPU側のDRAMインターフェイスのチャネルを増やすことも難しい。

　もっとも、こうした制約がDDR4世代に存在するために、DRAMチップの大容量化がよりハイペースで進むとしたら、それで問題は解消して行く。しかし、Memcon 10ではJEDECのGervasi氏が、4G-bitや8G-bitへの移行は逆に遅くなる可能性があると示唆した。DDR3/DDR4世代で要求される低電圧化にエンジニアリングリソースが割かれた結果、大容量化へのリソースが減ってしまうためだという。つまり、悪材料が貯まっているわけだ。

容量拡大の鈍化

　PCでもシングルロードメモリスタックを使えば、容量の問題は解決する。では、クライアントPCのメモリにもTSVベースのスタックDRAMがやってくる可能性はあるのか。PCスペースの場合、TSVによるコスト増は大きな障壁となる。DRAM自体が高価であれば、TSVによるコスト増の比率は相対的に小さくなり、スタックDRAMのDIMMの割高感も小さくなる。ところが、DRAM価格が低ければ、TSVによるコスト増が重くのしかかり、最終製品の割高感が大きくなり、市場で受け容れにくくなる。

　ここで問題になるのは、DRAM価格の傾向だ。DRAMは2007年から急激な価格下落に陥った。その後、持ち直したものの、以前ほどの価格にはなっていない。価格カーブを見ると、512M-bit品が1ドルを切ったボトムの時期と比べると、今は主力のDDR3 1G-bit品で2ドル台前半のスポット価格。容量は2倍だがプロセス微細化でコストは下がっているため、価格は持ち直してはいると言える。しかし、以前のように主力品が1チップ当たり6ドルや10ドル以上で売れた時期と比べると、DRAM価格は低く留まっている。

　調査会社のDRAMeXchangeが今年(2010年)6月に行なったカンファレンス「DRAMeXchange Compuforum 2010」で示したチャートでは、ボトムの時期にはPCのBOMコストのうちDRAMはわずか4%以下にまで落ち込んでいたという。これは、DRAM価格が暴落しただけでなく、PCの中でのDRAMメモリの重要度が相対的に下がっていることを示唆している。

　こうして見ると、DRAMは2007年の急激な価格低下以降、かなり状況が変わったことがわかる。クライアントでは、DRAMについてはますますコストセントリックになり、余計なコスト増が難しくなっている。この状況で、スタックDRAMがPCに受け容れられるのは、かなり難しそうだ。

DRAMのロードマップ(PDF版はこちら)

DRAMのプロセス技術と容量世代ロードマップ(PDF版はこちら)

DRAMセルとIOの周波数の関係(PDF版はこちら)