2014年9月22日

2014年9月20日

2014年9月19日


後藤弘茂のWeekly海外ニュース

メモリ4Gbps時代へと向かう次世代メモリDDR4



●2,133〜4,266MbpsがターゲットのDDR4

 紆余曲折のあった次世代メモリ「DDR4」の姿が、ようやく見えてきた。DDR4は2012年に登場し、2,133Mbps(2.133Gbps)から4,266Mbps(4.266Gbps)の転送レートを目指すという。高速化のために、従来のマルチドロップバスからポイントツーポイント接続へと切り替える。1メモリチャネル当たりのメモリ搭載量が減少するため、DDR4ではスイッチファブリックと、スタックDRAMを推進する見込みだ。

DDR4の推測
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 DDR4には、従来のDDR系メモリ規格を継承する部分と異なる部分がある。

 DDR系メモリは世代毎に前世代の倍速へとシフトしてきた。これまで明らかにされてきたDDR4も、DDR3の倍の転送レートとなる。ただし、DDR3が上へと転送レートをスライドさせたため、DDR4もスライドする見込みだ。

 これまで明らかにされてきたDDR4のターゲット転送レートは、1,600Mbps〜3,200Mbpsだった。しかし、JEDECの中心人物の1人であるBill Gervasi(ビル・ジャヴァーシ)氏(Computer Memory Technology Analyst/Chairman, JEDEC JC-45.3/45.5)によると、現実は異なるようだ。7月にDenali Softwareが開催したメモリカンファレンス「MemCon 10」でのGervasi氏のプレゼンテーションによると、実際の転送レートは2,133Mbps〜4,266Mbpsへとスライドするだろうという。

 6月に日本で開催された「MemCon Tokyo 2010」でも、エルピーダメモリが2,133MbpsあたりがDDR3とDDR4の境界になると説明していた。2,133MbpsがDDR4の現実解と見られる。DDR3は1,866Mbpsと2,133Mbpsのスペックが追加されるため、DDR4 1,600Mbpsの市場性は、デスクトップPC&サーバーでは薄いと見られる。

Memcon 10でのロードマップ
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エルピーダメモリのロードマップ

 PCI Express以上の高転送レートを目指すDDR4では、従来のDDR系メモリとトポロジを変える。複数のデバイスをバスに接続するマルチドロップバスではなく、メモリとコントローラを1対1で結ぶポイントツーポイント接続を前提に規格化が進められていると言われている。

 マルチドロップバスの高速化の限界は以前から指摘されており、DDR3も規格化の初期の段階ではポイントツーポイントだった。マルチドロップバス上のスタブ(stub)からの反射が、高転送レートの障害になるからだ。DDR4では、4,000Mbps(4Gbps)を目指すために、ポイントツーポイントに踏み切らざるを得ないと見られる。

●DDR4ではポイントツーポイント接続へと移行か

 ポイントツーポイント接続のためにDDR4では、1メモリチャネル当たり1 DIMMに制限される。1メモリチャネルに複数のDIMMを接続できないため、チャネル当たりのメモリ搭載量が減少する。これも、以前から指摘されていた高速化の問題点で、DDR4は2つの解決方法が提案されているという。

 1つは、ハイエンドサーバーでは伝統的なスイッチファブリックを使う手法。メモリスイッチによって、実質的なメモリチャネルを増やす。ちなみに、DIMM上にバッファを載せたFB-DIMMは、もともとはDDR3がポイントツーポイントでメモリ搭載量が制限されるために作られた規格だった(FB-DIMMではバッファ間をデイジーチェーンで結ぶことで1チャネル当たりのDIMM数を増やす)。この種の手法の難点は、システムコストが高くなることだ。

 DDR4で検討されているもう1つの方法は、DRAMダイ(半導体本体)を積層化することで、1 DRAMチップ当たりのメモリ容量を比較的低コストに増やす手法だ。DDR4のスタックDRAMは、シリコン貫通ビア(TSV:Through Silicon Via)技術によって4〜8枚のDRAMダイ(半導体本体)をスタックし、ワンチップの大容量化を図る。DDR4では、このTSVベースのスタックDRAMも規格化が進められているという。

 スイッチによってメモリチャネルを増やすか、スタックDRAMで1 DIMM当たりのメモリ量を増やすか、あるいはその組み合わせにするか。DDR4では、両方向からのアプローチで、ポイントツーポイント接続の弱点をカバーするつもりのようだ。

 DDR4では最高4,266Mbpsを目指すとされている。高い転送レートは、消費電力の増加を招く。そのため、DDR4ではDDR3と同様に駆動電圧を下げたバージョンを用意する見込みだ。DDR4は1.2Vでスタートすることが以前から明らかにされていたが、1.1Vの低電圧版が検討されており、1.05Vも議論されているようだ。もっとも、電圧は転送レートの向上をカバーし切れるほどはスケールダウンしない。そのため、低電圧化しても電力はある程度上がってしまうが、帯域当たりの電力消費では前世代より断然有利となる。

 DDR4の実際の製品時のスペックは、まだどうなるかわからない。しかし、方向性は明瞭で、DDR系メモリの継承をしつつ、高速化のために一歩踏み出したコンセプトとなっている。

DDR4のトポロジ
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サーバー向けDDR4の予想
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サーバーにおけるシリコン貫通ビアの例
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●DDRメモリの倍々の高速化を維持

 DDR4の策定は、長く込み入った道のりを経てきた。一時は、従来型のシングルエンデッド信号のワイドバスのDDR4とは別に、ディファレンシャル信号のナローバスのDDR4を平行するという案も出た。シングルエンデッド版DDR4が1,600〜3,200Mbpsを、ディファレンシャル版DDR4が3,200〜6,400Mbpsの転送レートを実現するというプランだった。

 しかし、2009年にはDDR3の延長で倍速化するという方向へとまとまり、いよいよ製品化に向けて進み始めたようだ。現在の予定ではスペックの完成が2011年、製品導入が2012年となっている。しかし、実際のDDR4への移行は、DDR3同様にかなり後ろへとずれ込む可能性が高い。Gervasi氏は移行が2015年と予想しており、DDR2→DDR3の移行から5年かかると踏んでいるようだ。

 転送レートは実質は2,133Mbps〜4,266Mbps。これは、メモリセル側のパフォーマンスとの対比を考えても妥当だ。DRAMインターフェイスの転送レートは、メモリセルへのアクセス速度に制約されるからだ。

 現在の高速DRAMは、内部メモリセルへのアクセス「Prefetch」手法を使うことで、メモリコアとインターフェイスの速度のギャップを埋めている。DDR3はPrefetch8テクニックを使い、8nビットのデータを1クロックで読み書きすることで、メモリコアの4倍のバス転送レートを可能にしている。

 そのため、DDR4がPrefetch16のメモリセル読み書きアーキテクチャを取るなら、同じメモリセルパフォーマンスに対する転送レートはDDR3の2倍が可能になる。つまり、DDR4 4,266Mbpsは、DDR3 2,133Mbps相当で、DDR2-1066相当ということになる。前世代のDRAMとの速度のオーバーラップが生じるため、1つのDRAM規格世代での転送レートは、市場性のある製品では2倍のスケーラビリティとなる。例えば、DDR3では1,066Mbps〜2,133Mbpsという2倍の転送レートのレンジが製品として通用力のある速度となる。必然的に後継のDDR4は2,133Mbps〜4,266Mbpsが範囲となる。

 ただし、高速版の歩留まりが上がるのは、一般に製造プロセス技術が進歩してからとなる。そのため、DRAMスペックも段階的に転送レートが上がる。DDR3の標準スペックでは、現在1,600Mbpsの製品が導入されつつあり、2011年に1,866Mbps(DDR3-1867)が、2012年頃をメドに2,133Mbpsも加わる見込みだ。DDR4も似たような段階を経ると見られる。

DRAMセルとI/Oの周波数の関係
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メインストリームDRAMのロードマップ
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●低電圧駆動がDDR4の大きな課題

 DDR3の高速化による大きな問題は消費電力だ。DDR4の最高転送レートが3,200Mbpsから4,266Mbpsへと引き上げられると、消費電力が激増する。Gervasi氏のプレゼンテーションでは、PC-133 SDRAMの消費電力を1とした場合、DDR4 3,200Mbpsは約3倍、DDR4 4,266Mbpsは約4倍の消費電力になるという。それに対して、DDR3系は、DDR3 1,600Mbps(1.5V)で約2.5倍、DDR3 2,133Mbps(1.5V)で3倍以上。DDR4でさらに1段消費電力が上がってしまうことがわかる。

 DDR3の場合は、この問題を解決するために、転送レートは1段落ちるものの駆動電圧を10%減らした1.35V版を追加した。DDR4でも同様の手法が検討されていることが明らかになった。DDR4は1.2Vでスタートするが、1.1Vや1.05Vも検討されている。

 ただし、低電圧で高速駆動させるには、プロセス技術の進歩が必要となる。MemCon Tokyo 2010でエルピーダメモリは、1.2VでDDR4のパフォーマンスの製品を製造できるようになるのは、30nm台前半から20nm台後半のプロセス技術になるだろうと説明していた。ちなみに、エルピーダは現在45nmを立ち上げているところで、30nm台はSamsung Semiconductorが年末に立ち上げる見込みだ。30nm台前半から20nm台後半のプロセスへと移行が進むのは2012年から2013年頃。プロセス技術の点でも、DDR4立ち上げのスケジュールと一致する。

DRAM技術の移行図
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PC-133を1とした消費電力の比較
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