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Intelがチラ見せする「Skylake」世代のCPUの姿

マイクロアーキテクチャは後で、発表だけ先に

 Intelが次世代マイクロアーキテクチャ「Skylake(スカイレイク)」ベースのCore iを“発表”した。今回の発表が異例なのは、マイクロアーキテクチャの概要などの発表がないまま、製品がゲーム系のイベントで発表になったこと。マイクロアーキテクチャは、来週のIntel Developer Forum(IDF)までお預けで、製品とベンチマークだけが世に出るという、マーケティング先行のローンチとなった。

 Skylakeは、Intelのチックタック戦略では、CPUマイクロアーキテクチャの改革となる世代だ。実際に、キャッシュの改良など、重要な拡張が行なわれている。しかし、その内容は伏せられたままだ。その一方で、システム回りやメモリ、IOなどは今回のスキューに関しては明確になった。

 Skylake世代での、CPUコア以外の部分での大きな違いはDDR4のサポートだ。昨年(2014年)のHaswell-E系列で既にDDR4をサポートしているとは言え、メインストリームのCPUでのDDR4サポートはSkylake世代で初となる。DDR4は、標準規格では2133Mtpsの転送レートまでサポートする。

 Skylakeファミリ全体で見ると、LPDDR3(Skylake Y/U)から、DDR3L、DDR4までサポートする。DRAMの多様化時代に合わせたメモリインターフェイス設計となっている。ただし、Skylake系はLPDDR4をサポートしない見込みだ。

メインストリーム製品でDDR4メモリをサポート

 かつてIntelはDDR系の新メモリにはいち早く対応していた。しかし、今ではより高速なメモリの採用はそれほど急いでいないように見える。実際、JEDECでのDDR4の標準化とペースを合わせるなら、1世代前にメインストリーム製品でDDR4をサポートしても良かったはずだ。Intelは、昨年のIDFでDDR4の価格プレミアムなどを理由に挙げていたが、もちろんそればかりが理由ではない。

昨年のIDF時のIntelのDDR4の説明

 IntelがDDR4サポートをそれほど急がなかった理由の1つは、CPUメーカーが抱えているメモリ帯域問題は、もはや、DDR系のモジュールメモリの高速化では追いつかないからだ。デュアルチャネルDDR4 2133Mtpsでも、メモリ帯域は34.1GB/secにしかならない。今後のCPUが必要とする100GB/sec以上のメモリ帯域には追いつかない。

メモリバンド幅の推移
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 メモリ帯域イーター(食い)のGPUコアを統合した時点で、CPU/APUは絶対的にメモリ帯域が足りなくなった。特に、GPUコアを大型化したスキューでは、メモリ帯域が並列コンピューティングの性能ボトルネックとなる。そのため、IntelはHaswell世代から、自社製のeDRAMチップをオンパッケージで統合したeDRAM版を投入している。カスタム設計のeDRAMをCPUに接続することで、100GB/sec以上のメモリ帯域を付加している。

HaswellのeDRAMアーキテクチャ
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 Haswell以降のIntelのメモリ戦略は、このeDRAMソリューションを抜きに考えることはできない。Skylakeでも同様で、DDR4に移行することでメモリ帯域を拡張したからeDRAM版を縮小するのではなく、その逆に、eDRAMソリューションを強化する。eDRAM版をGT3eとGT4eの2系列にして、eDRAM容量にもバリエーションを持たせる。従来の128MB(1Gbits) eDRAMだけでなく、64MB(512Mbits)版のeDRAMも用意する見込みだ。SkylakeベースのモバイルXeonにもeDRAM搭載スキューが登場する。

eDRAMソリューションをより浸透させるSkylake世代

 eDRAMの容量を減らしたバージョンを設ける理由の1つは、コスト削減のためだ。eDRAMチップ自体のコストだけでなく、CPU側に実装するタグRAMの容量を減らすことでCPUのダイサイズを縮小すると予想される。

 eDRAMのバリエーション展開で、消費電力も低減される。SkylakeのeDRAMソリューションはGT3eで15W/28Wから、GT4eで45W TDP(Thermal Design Power:熱設計消費電力)からとなる。言い換えれば、低電力のUスキューにもeDRAMソリューションを浸透させようとしている。ちなみに、Intelは昨年6月の「VLSI Symposium(Symposium on VLSI Technology and Circuits)」で、電力を低減して性能を上げた改良版eDRAMの概要を発表している。

待機時電力とレイテンシを改良した第2世代のeDRAM

 Intelはこのように、メモリ階層にeDRAMを挟み込むことで、メモリ帯域を拡張する方向へと舵を切っている。Skylakeでは、その方向がますます鮮明になる。ただし、IntelはカスタムeDRAMだけにこだわっているわけではない。Intelは実際にはHBM(High Bandwidth Memory)系やWide I/O系の、JEDECによるスタックDRAM技術にも積極的に取り組んでいる。

 Skylakeの先では、こうした、より容量当たりのコストの低い広帯域メモリソリューションを導入すると見られる。言い換えれば、本格的なメモリ階層の改革を行うと推測される。SkylakeでのDDR系メモリやeDRAMへの取り組みは、その前哨戦となる。

メモリ業界が構想する近い将来のメモリ階層
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電圧レギュレータのパッケージ統合がなくなる

 Skylakeの省電力機能面での最大のポイントは、Intelが電圧レギュレータ(VR)の統合を止めたことだ。Haswell/Broadwell世代のIntel CPUの大きな特徴は、VRをCPUパッケージに統合した「FIVR(Fully Integrated Voltage Regulator)」にあった。Haswell世代の強味でもあったこの技術は、Skylakeではなくなった。

 Intelは長年、VRをプロセッサに完全に統合する研究を行なってきた。その成果として、HaswellではVRをCPUパッケージに統合した。HaswellのFIVRは、オンダイ(On-Die)に実装したDC-DCコンバータと高密度の「MIM(metal-insulator-metal)キャパシタ」、そしてオンパッケージの「パッケージトレースインダクタ(package trace inductor)」で構成されていた。

Intelの統合電圧レギュレータのテストシリコン

 MIMキャパシタは、CPUダイの配線層の最上部のM9とM8の間に生成した。しかし、大容量のインダクタはオンダイには統合できず、ダイの外のパッケージに実装した。CPUパッケージのサブストレートに、エアコアインダクタ(Air Core Inductor:空芯インダクタ)を生成していた。エアコアインダクタは、サブストレートのPTH(Plated Through-Hole)を回り込むトレース(Trace)によるコイル状を生成して実現していた。トレース自体は非磁性材料だ。

HaswellでのFIVRの実装

 Haswellでは、VRをチップに統合したことで、電圧スイッチングの周波数を140MHzと劇的に高速化した。スリープから抜け出す際の0Vから0.8Vへの実際の昇圧にかかる時間は320ns(ナノ秒)。また、ターボモードで0.8Vから1.05Vに昇圧する場合も約100nsと高速だった。また電力供給を細分化することで、CPUコアなどのユニット単位での電圧の制御も可能になった。CPU回りの電源部品点数を減らすこともできた。

 しかし、BroadwellではFIVRの実装は後退し、パッケージインダクタは廃止され、インダクタはCPUパッケージ下のドータボード「3DLモジュール」に移された。つまり、オンダイに統合し切れずにパッケージの配線で実現したインダクタを、さらに移動させた。そして、Skylakeでは、MIMキャパシタやバックコンバータなどもCPUダイから外され、Haswell以前の実装に近いものに戻った。

 FIVRに関しては、そもそもHaswellの段階で、ノイズ問題があり技術的に難点があると言われていた。結果として、IntelはSkylakeでは電圧レギュレータの実装を元に戻すという判断を下したと見られる。好材料は、オーバークロックでの制約材料となっていたFIVRがなくなったこと。そのためもあり、IntelはSkylakeを、まずゲーム向けとしてアピールしたものと見られる。

Haswell以前へと戻るSkylakeの電圧レギュレータの実装
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 Skylakeの電力供給レールは、Haswell以前のシステムと似たような構造だと推測される。例えば、CPUコア群に対しては、1レールの電力供給になると見られる。もちろん、Broadwellから加わったVccStはSkylakeでも残される。こうした側面だけを見ると、IntelのVR統合へのチャレンジは失敗したように見える。ただし、VRの統合技術は、PC向け以外の製品でも利用可能で、省電力向け製品では使われる可能性はある。

(後藤 弘茂 (Hiroshige Goto) E-mail