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3Dトランジスタの16/14nmプロセスへと雪崩を打つ2015年のチップ

ARM Techconで各ファウンダリのプロセス戦略が明らかに

 ファウンダリ各社は、FinFET 3Dトランジスタに向けて疾走している。ほとんどの市場分野で、20nmプロセスはスキップされ、16/14nmのFinFETプロセスへと製品が移行する見込みだ。20nmはプレミアムのモバイルSoC(System on a Chip)に使われるだけに留まり、GPUやメインストリームモバイルSoC、CPUやネットワークチップなどほかの製品は20nmは見送り16/14nmへとジャンプするだろう。

 なぜこうなるのか。それには複雑な事情が絡んでいるが、もっとも重要な背景はファウンダリの16/14nm FinFETの立ち上がりが良好という予想がある。また、20nmと16/14nmプロセスの間はほとんど1年程度しか間が開いていない。本格量産は、20nmが今年(2014年)前半で、16/14nmが来年(2015年)前半だ。そのため、来年にはiPhoneのAxシリーズを初めとするモバイルSoCはもちろん、ハイエンドGPUやその他のデバイスにもFinFETが一気に広がりそうだ。

ARM Techconの会場となったSanta Clara Convention Center

 ARMは先週、米サンタクララで、同社の技術カンファレンス「ARM Techcon」を開催した。ARM Techconは、ARMが自社技術を説明するだけでなく、IP企業であるARMを取り巻くエコシステムが大集合する場だ。そして、今年のARMエコシステムの最大の話題はFinFETだった。ARMのIPを載せたチップを製造するファウンダリ各社が、自社の新プロセス技術と、その上での実装についてセッションを行なった。中でも目立ったのは、FinFET 3Dトランジスタ技術でトップを走るTSMCとSamsung/GLOBALFOUNDRIES連合の14/16nmプロセスについてのセッション群と、ARMによるFinFETプロセス設計の一連のセッションだった。

 上のスライドは、ARM Techconでのシリコン実装のセッションシリーズ「Pushing SoC Implementation Boundaries from IoT to Infrastructure」の冒頭で、ARMが示した市場毎のプロセス技術への適用のチャートだ。各市場の主流プロセス技術の製品量産時期を並べたもので、実際にエンドユーザーが製品を目にするタイミングに近い。これを見れば、各製品市場分野毎のプロセス移行がよく分かる。

 IoT/組み込みのプロセスが非常に古いのは、IoT向けチップに必須のオプションが提供されているプロセス技術が古い世代に限られているからだ。TSMCの65nm以下のノードでのIoT向けのULP(Ultra Low Power)プロセスは、ようやく始まったところ。外付けストレージが許容されがたいIoT/組み込みに必須の組み込み型フラッシュがサポートされているのは、現状でようやく65/55nmプロセス。ファウンダリは、IoTのために、この分野を強化しつつあるが、ロジック以外の要素が必要になるため時間がかかる。

 また、上のプロセス移行チャートにはないが、ディスクリートGPUやゲーム機向けチップも20nmはスキップか、出しても少数に留まる。こちらも、20nmは優位性が薄いために、FinFETへと移行する見込みだ。こうした状況を加味したのが下の図だ。比較のためにIntelのプロセス技術の量産出荷の時期も下に加えてある。

プロセス技術のロードマップの遷移
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FinFETの立ち上げ成功で20nmから16/14nmへと力点が移る

 概観すると、パフォーマンスロジックに関しては流れは16/14nmへの移行にあり、20nmは中間の短期間のソリューションだ。

 ファウンダリの20nmプロセスは、もともと位置付けがあいまいだった。そもそも、ファウンダリ各社の場合、20nmと14/16nmプロセスは、兄弟の関係にある。各社とも、基本戦略は20nmでダブルパターニングの配線レイヤー技術を導入するが、トランジスタはプレーナ型に留める。そして、20nmの配線レイヤーを流用して、トランジスタを3DトランジスタFinFETに変えたプロセスを14nmまたは16nmと銘打って導入する。というものだ。言い換えれば、20nmのバックエンドのプロセスに、フロントエンドがプレーナFETとFinFETの2種類のトランジスタバージョンがあり、後者に16/14nmというノード名がつけられている。

IntelとTSMC、Samsungの各ノードの比較。横はデバイスピッチまたはCPP(Contacted Poly Pitch)、縦は最小メタルピッチのサイズを示す
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 各社とも、ハードルの高いダブルパターニングは、まずプレーナFETのまま導入。もう1つハードルが高いFinFETは、その後で導入するという構えだ。一足飛びに、ダブルパターニングとFinFETの両方の導入を避けた。Intelも22nmでFinFET、14nmでダブルパターニングと、こちらも導入時期をずらしている。

ファウンダリ各社のFinFET導入計画
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プレーナとFinFETのトランジスタ構造の違い
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 2〜3年前までは、ファウンダリ各社ともFinFETがスムーズに立ち上がるかどうか明確ではなかったようだ。そのため、20nmと16/14nmの間で揺れていた。ある大手ファウンダリは、最初は20nmがショートリリーフですぐにFinFETに移行すると説明していたのを切り替えて、20nmのラインの計画を拡充したりしていた。それが、昨年(2013年)にFinFETプロセスが本格的に立ち上がってからは、FinFETへと流れが明瞭になった。

 つまり、各社とも、FinFETの立ち上げに躓くようなら20nmを押し出し、FinFETがうまく立ち上がるようなら16/14nmを押し出すという両輪路線だった。それが、16/14nmが良好に推移し始めたことで、16/14nmへの注力へと変わり始めた。そのため、20nmはどうしても早期にシュリンクした製品を出したいベンダーに限定されつつあるようだ。

TSMCとSamsung/GLOBALFOUNDRIESがFinFETプロセスの成熟を強調

 今回のARM Techconでも、TSMCとSamsung/GLOBALFOUNDRIESの両陣営が、FinFETプロセスが順調に立ち上がっていることをアピールした。

 Samsungは、2012年のSRAMテストチップ以来、FinFET 14nmで30以上のテストチップを試作したことを強調。すでに製品チップの試作段階に入っていると語り、14nmのモバイルSoC製品サンプルを公開した。セルライブラリも、すでに9トラックが提供されており、メモリコンパイラも揃っている。Samsungと、同社からFinFET技術の提供を受けるGLOBALFOUNDRIESは、「PDK(Process Design Kit)」レベルでの完全互換プロセスにしているため、両社の間で製品の製造を簡単に移すことができる。Samsungが量産ではやや先行するが、GLOBALFOUNDRIESも来年の第1四半期の終わりまでに製品ランプを見込んでいる。

SamsungとGLOBALFOUNDRIESによる14nmプロセスの説明スライド

 一方、TSMCも複数のセッションで同社のFinFET 16nmプロセスを説明。ARMの64-bit CPUコアのCortex-A57とCortex-A53を実装したbig.LITTLE構成のテストチップが完全に動作テストをパスしていることを強調。動作周波数の性能結果を公表した。TSMCでも、すでに製品チップの試作段階に差し掛かっているという。

 それによると、現在の16FFプロセスの実シリコンで、タブレットのTDP(Thermal Design Power:熱設計消費電力)枠でCortex-A57を2.3GHzで動作させることができているという。また、現在のテストチップは、高密度の9トラックライブラリによるもので、ハイパフォーマンスライブラリならさらに高性能を達成できるという。

TSMCによる16nmプロセスの説明

 さらに、FinFETプロセスの拡張版である16FF+では、シミュレーションでより高性能となっており、16FF+の実シリコンでは性能効率はさらに上がる見込みだという。16FF+も、すでに成熟しており、50以上の製品の開発が進んでいるという。これが意味することは、TSMCのFinFETは、16FFから早い段階で16FF+へと主流が変わるということだ。

 また、現在の16nmテストチップはダブルパターニングのM1x 64nmメタルピッチのレイヤーは3層だが、ディスクリートGPU向けに最大8層までのM1xメタルピッチのオプションも提供するという。つまり、ディスクリートGPUの16nm FinFET化も近い。

ディスクリートGPUに必要な6〜8層までのM1xメタルレイヤオプション
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FinFETではセルライブラリが変わる

 多くのチップベンダーが20nmをスキップして16/14nm FinFETに対応するのは、その方がコストに対しての優位性が大きいからだ。FinFETになることで、電力効率が跳ね上がる。特に低電圧時の特性が向上するので、モバイルでは絶大な効果がある。

 その割に、20nmから16/14nmではコスト的な上昇はそれほどでもない。下はARMのスライドで、プロセスの複雑度は20nmプロセスで跳ね上がるが、20nmから16/14nmでは複雑度の上昇はさほどでもないことが分かる。それだけ、20nmでのバックエンドの改革は製造工程を複雑にして、製造コストを引き上げている。

 16/14nm FinFETでは、トランジスタ自体の電流駆動強度(drive strength)が上がるため、スタンダードセルのライブラリ構成も変わる。現在の28nmでは、ハイパフォーマンスライブラリが12トラック、ハイデンシティが9トラック、ウルトラハイデンシティが7トラックが標準的だ。しかし、FinFETではSamsungとTSMCのどちらでも、ハイパフォーマンスセルは10.5トラックが標準となる。

FinFETではセルトラックハイトは10.5トラックと9トラック、7.5トラックの構成となる
Samsungプロセスでのライブラリ提供

 これは、10.5と高さが低いトラックでも十分な性能のセルを実現できることが分かったからだという。その分、高性能チップのサイズが小さくなる。高密度は9トラックのままだが、9トラックでも性能的には20nmよりも上がるため、モバイル製品の多くは9トラックでカバーできるようになる。FinFETプロセスでは、デバイスピッチも狭くなる傾向にあるため、チップサイズは20nmより小さくなる。

スタンダードセルの構造
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FinFET化によるスタンダードセルの変化
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AppleがSamsung/GLOBALFOUNDRIES FinFETに移ることで変わるキャパシティの空き

 雪崩を打つFinFETへの移行は、実はファウンダリ側のキャパシティにも関係している。

 TSMCの20nmプロセスはAppleのiPhone 6ファミリのA8チップの製造のために大半のキャパシティを割いている。そのため、他のチップベンダは、20nmプロセスを使いたくても使えない状況にあるとある業界関係者は語る。一部のモバイルSoCベンダは20nmを使えるが、相対的に製造数の少ないGPUなどは入り込む余地が少ない。当面は、20nmはAppleの半独占状態にあるという。

 しかし、FinFETプロセス世代になると話が違ってくる。まず、最大ボリュームを取るAppleが、FinFETではTSMCではなくSamsung/GLOBALFOUNDRIESの14nmに移行するという。実際の製造はGLOBALFOUNDRIESが担当するようだ。この話は、ARM Techconに集う業界関係者の間では半ば公然の秘密となっているようで、複数の筋から噂が伝わってきた。

 そのため、TSMCのFinFET 16nmプロセスはキャパシティに空きがあるようだ。実際、今回のARM Techconでは、TSMCは16nmプロセスと、28nmやそれ以前のプロセスのIoT向けのオプションの話をするものの、20nmにはほとんど触れなかった。高性能を求めるの顧客を16nmプロセス世代に誘っている印象だ。

 また、SamsungとGLOBALFOUNDRIESも、20nmではなく14nm FinFETを前面に押し出す。Samsungは、最大顧客のAppleが20nmでは抜けてしまったため、14nmの方に力を入れたと言われている。結果として、14nm FinFETはSamsungとGLOBALFOUNDRIESにまたがるマルチソースとなり、最終的に4 Fabで製造される。

 こうしてみると、16/14nmはキャパシティに余裕ができることも分かる。そのため、16/14nmで優位性がある製品は、移行が比較的早く進む。ただし、製造コストが上がるため、28nmプロセスも長期的に残る。プロセス技術の二極化が進むようだ。

(後藤 弘茂 (Hiroshige Goto) E-mail