後藤弘茂のWeekly海外ニュース

Windows 8で浮上するIntelのタブレットSoC「Clover Trail」の背景



●Windows 8タブレットへの浸透を狙うClover Trail

 いよいよ登場したMicrosoftの巻き返しの切り札「Windows 8」。そして、Windows 8とともに浮上しつつあるのは、x86系CPUベースのWindows 8タブレットだ。ARM版のWindows RTへの不安から、x86のWindows 8タブレットへの期待が高まっている。そして、Intelはこのタイミングに合わせて、タブレット向けのSoC(System on a Chip)「Clover Trail(クローバートレイル)」を投入した。Intelとしては、Windows 8によってClover Trailでタブレットを浮上させて、ゆくゆくはスマートフォンにもAtom SoCを浸透させたいところだ。実際には、MicrosoftはARMベースのWindows RT版のSurfaceをWindows 8と同時に投入するなど、Windows RTにも力を入れているため、Intelの思惑通りになるかどうかはわからない。しかし、Intelとしては、Windows 8をテコにタブレットで戦いたいだろう。

Intelの32nm SoC
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 Intelにとって幸運なのは、Clover Trailやスマートフォン向けのMedfield(メドフィールド)が、チップの性能や電力消費、製造コストなどの面で一定の競争力があることだ。これまでのIntelのモバイル向けプラットフォームは、いずれも、消費電力などに難点があり、ARMベースのモバイルSoCと競争するのは難しかった。そもそも、モバイル向けチップは、アプリケーションプロセッサ(CPUコア)を中心に、各種コアやI/Oを全て取りこんだSoCになっているのが普通なのに、IntelのAtomベースのモバイル製品はSoCにすらなっていなかった。SoCになったのは、Medfield/Clover Trailの世代からだ。

Atomプラットフォームの推移
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 その意味で、Medfield/Clover Trailは、Intelにとって、ようやくモバイル市場の必要条件に追いついた世代と言える。これまでは、まともに戦えるモバイル製品ではなかったのが、これからは戦いを始めることができる。以前の記事でも書いたが、ダイサイズ的に見ても、現在の製品なら、コスト面で決してIntelの方が高いわけではない。

Intelのスマートフォン/タブレット向けSoC
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モバイルSoCのダイサイズ推移
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 Intelは、LPIAと呼ばれていたAtomの計画を立ち上げた時から、モバイル市場をターゲットにしていた。そもそも、Atomの「Bonnell(ボンネル)」コアは、Snapdragonの「Scorpion(スコーピオン)」コアに対抗してパフォーマンスが設定された。それなのに、本格的なモバイルSoCを作るまでに、どうしてこんなに時間がかかってしまったのだろう。それは、モバイル向けアプリケーションプロセッサに馴染みの薄いIntelには、やらなければならないことが多かったからだ。

●SoC向けのプロセス技術の開発が必要だったIntel

 Intelの場合、プロセッサは自社Fabで製造するため、SoC化にはプロセス技術の仕様の拡張が必要だった。そもそも、Intelの先端プロセス技術は高速ロジックに最適化されており、SoCに必要な仕様が欠けていた。先端プロセスに、SoCに必要な仕様を入れ込み始めたのは45nmプロセスからで、Intelはプロセッサ向けの45nmプロセス「P1266」の派生で、SoC向けのプロセス「P1266.8」を2008年頃に立ち上げた。

 P1266.8については、Intelは2008年の半導体カンファレンスIEDM(IEEE International Electron Devices Meeting)で説明している(27.4 A 45nm Low Power System-On-Chip Technology with Dual Gate (Logic and IO) High-k/Metal Gate Strained Silicon Transistors)。P1266をベースに、低リーク電流(Leakage)のロジックトランジスタ、高電圧(3.3V〜5V)のI/O用トランジスタを用意し、高精度のパッシブデバイス群をサポートする。高電圧I/Oトランジスタは、ゲート絶縁膜の部分が酸化膜と高誘電率(High-k)膜の2段構造となっている。下の図はIEDMの論文からの抜粋で、トランジスタの図は左がロジック、右がI/Oで、構造が異なることがわかる。

IEDMでのP1266.8の説明
NMOSとPMOSの違い

 IEDMの発表だけを見ると、P1266.8はフルにSoC化を可能にするプロセス技術のように見える。しかし、実際には45nmプロセスのモバイル向けプラットフォームMoorestownは、CPUにノースブリッジチップの機能を統合した「Lincroft(リンクロフト)」とI/Oハブチップ「Langwell(ラングウェル)」の2チップ構成で、ワンチップ構成のSoCにはなっていなかった(家電向けはSoC)。I/Oを含むLangwellは、TSMCの65nmプロセスで製造されていた。せっかくの45nm SoCプロセスの特徴の多くは使われていない。

 45nmでのSoCプロセスは、P1266.8という半端な型番からも推測できるように、多分に試験的なプロセスであったようだ。Intelが力を注ぐモバイル向け製品をSoCプロセス技術でSoC化するまでには至らなかった。45nm SoCプロセスでは、3.3VのI/Oトランジスタが実際には提供されなかったという報道もあった。

●32nmプロセスでSoCプロセスを強く打ち出したIntel

 Atomベースのモバイル製品のSoCワンチップ化は、32nmプロセス世代まで持ち越された。32nmでは、プロセッサ向けが「P1268」、SoC向けが「P1269」となり、型番上でもSoCプロセスが明確に区別された。さらに、45nmの時はIntelはSoCプロセスの説明をあまりメディア向けには行なわなかったのが、32nmからは一転してSoCプロセスを大きく打ち出して説明し始めた。このあたりの変化から、Intelが32nmのSoCプロセスに自信を持っていることがわかる。下は2009年9月のIntel Developer Forum(IDF)での、32nm SoCプロセスの説明のスライドだ。

IDFでの32nmのSoCプロセスについての説明

 そして、Intelが自信を持つ、この32nm SoCプロセスで作られた初のモバイル向けSoCが、MedfieldのPenwellと、今回のClover TrailのCloverviewだ。つまり、IntelはSoC製品を作るために、まずプロセス技術の開発から始めなければならず、そのためだけでも、相当の時間を費やす必要があった。

 しかも、SoCプロセス化では、Intelのプロセス技術でのリードも犠牲になった。まず、最初の45nmプロセス世代では、プロセッサ用のパフォーマンスプロセスと、SoC用のプロセスには、製品投入時期に大きな開きがあり、実際にはSoCプロセスは周回遅れだった。45nmのモバイルチップが登場した頃には、PC向けCPUは32nmプロセス版が登場しようとしていた。PC向けプロセスより、最終製品の投入が1プロセス世代分遅れた。同時期に大手ファウンドリは40nmプロセスの製品を出荷しており、Intelの最大の強味であるプロセス技術のリードは打ち消された格好だ。

 32nm SoCプロセスは、45nmより開発をスピードアップしたはずだが、32nmでもモバイルAtom製品の投入はやはりPC向けプロセスの周回遅れとなっている。PC向けCPUは22nmへの移行が始まっているのに、AtomベースのモバイルSoCは今年になって32nmプロセスのPenwellとCloverviewが登場した。下はIntelとTSMCの現在わかっているプロセス技術のロードマップを比較したものだ。

Intelとファウンドリのプロセスロードマップ比較
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●微妙に変わりつつある22nm版のSoCプロセスの計画

 Intelは今後はプロセッサ向けプロセスとSoCプロセスの時間差を減らす方針だ22nm世代については、Intelは来年(2013年)の年末までに22nm SoCプロセスのAtomを投入する予定でいる。少し興味深いのは、この22nm SoCプロセスの計画だ。22nm SoCの特徴を、Intelは微妙に変更しつつある。

 下のスライドのうち左側はIntelが2011年のIDFで示した22nm SoCプロセスの特徴一覧。右側は今年(2012年)のIDFで示された22nm SoCプロセスの特徴一覧だ。

2011年に示した22nm SoCプロセスの特徴一覧 2012年に示した22nm SoCプロセスの特徴一覧

 この2つのスライドの違いは明瞭で、昨年の計画では、22nmプロセスで3.3VのI/Oトランジスタをサポートしないはずだったのが、今年の計画では加わっている。すでに説明したように、プレーナトランジスタでは、ロジックトランジスタとは構造的に大きく変えることで、高電圧版I/Oトランジスタを実現していた。トライゲート化した22nmでは、プレーナとは異なる技術でこの問題を解決する必要がある。昨年から今年までの間に、技術的に3.3Vのサポートを加えられるという見通しが立ったのかも知れないが、ここが大きな違いとなっている。この変更が示しているのは、22nm SoCプロセスでも、IntelはSoCに必要なI/Oをフルにサポートできるということだ。

 明確なことは、Intelがモバイル向けSoCを立ち上げるに当たって、プロセス技術から刷新しなければならず、そこに手間取ったことだ。そして、今はこの問題は解決できており、次はSoCでのプロセス技術のリードを取り戻そうとしている。

●2段階のシステムバスを備えたSoCの内部構造

 SoC化に伴い、Intelはチップの内部構造も一新した。Medfieldを見ると、Penwell SoCの内部は2レイヤーのインターコネクトファブリックに分離されている。チップの中のシステムバスが2階層の構造になっている。「North SoC Interconnect」はCPUコアとGPUコアやビデオエンジン、ディスプレイコントローラとメモリコントローラを接続する。旧来のノースブリッジチップの側のインターコネクトだ。「South SoC Interconnect」はその他のI/Oユニットやコンポーネントを接続する、旧来のサウスブリッジチップ部分の側のインターコネクトだ。

Medfieldのインターコネクト

 この2階層の内部インターコネクト構造についは、Intelは今年2月のISSCC(IEEE International Solid-State Circuits Conference)で説明を行なっている。下がRFトランシーバを統合したAtom SoCの試作チップ「Rosepoint」のブロック図だ。Rosepointでは、CPUコアを接続するNorth SoC Interconnectは「Memory Fabric(メモリファブリック)」、I/Oを接続するSouth SoC Interconnect側は「IOSF(Intel On-die Switch Fabric)」となっている。IntelのSoCの説明図では、Memory Fabric部分は「Memory Interconnect」となっている図もある。サウス側も同様に「Intel's Interconnect Fabric」となっている図がある。Intelは、昨年頃からIOSFを自社の標準内部バスにしようとしていると報じられている。名称は違えども、内容的には同じものだと思われる。

ISSCCでの説明

 Memory Fabricという名称は、メモリ帯域に合わせてスケールさせることからつけられたと推測される。SoC世代でメモリインターフェイスが変わる度に仕様が変わると見られる。メモリアクセスがクリティカルなCPUコアとグラフィックス周りのコンポーネントは、全てこちらのMemory Fabric/North SoC Interconnectに接続されている。

●CPUコアやGPUコアのパフォーマンスを引き出すバス

 従来のIntelの45nm版デュアルコアAtom製品では、システムバスとAtomコア間のインターコネクトが性能ボトルネックになっていたと言われている。また、GPUコアも内部バスがボトルネックと見られる性能の制約があると言われていた。しかし、新しいSoCでは、インターコネクトが一新されたことで、そうした問題は解消されていると見られる。

 Intel SoCの新しいインターコネクトの構成は、同社がスケーラブルにCPUコアやGPUコアを増やすことができるようになったことも示唆している。4 CPUコア構成や、GPUコアの大型化が容易になった。ちなみに、ARM SoCでもCPUコアとGPUコア、メモリインターフェイスを一連の高速インターコネクトに接続しており、スケーラブルな構成が可能になっている。

 また、GPUコアがMemory Fabric/North SoC Interconnect側に接続されたことは、将来、CPUコアとGPUコア間でキャッシュ共有やメモリコヒーレンシの維持を行なう場合には、重要となる。コヒーレンシプロトコルの面でも、Memory Fabric側が充実していると考えられるからだ。

 実は、以前の記事で22nm世代のAtom SoCのGPUコアをPowerVR 6としたのは間違いで、22nm世代では、Intelは自社内製GPUコアに置き換えると言われている。そうなると、GPUコアとCPUコア間での部分的なキャッシュ共有、さらに最終的には両コア間での片方向または両方向でのハードウェアによるメモリコヒーレンシの維持やメモリ空間の統合などのアーキテクチャ実装が、他社コアを使う場合よりずっと容易になる。

 メモリ空間の完全な統合には、メモリアドレッシングモデルの統合が必要となる。コヒーレンシと統合メモリは、GPUコアを汎用コンピューティングで使う場合に、長期的に見て非常に重要な機能となる。順番としては、そうした狙いがあるため、PowerVRから自社GPUコアへと置き換えようとしているのかも知れない。もっとも、単純にメモリ帯域の拡大によって、PowerVRのタイリングアーキテクチャが不要と判断したのかも知れないが。

●多種多様なIPをサポートするための「IOSF」

 サウス側のIOSF/South SoC Interconnectは、SoCではRosepointから採用されたとISSCCで説明された。IOSFは、多くのIPブロックを接続するための汎用バスで、バスを標準化することでIPの再利用を容易にするものだ。IPブロック側は同じインターフェイス設計で、複数世代のSoCに使い回すことができる。SoCでは、昔から非常に一般的なアプローチだ。

 ISSCCでの説明によるとIOSFは、PCIエミュレーションをプロトコルとしてサポートしているという。そのため、IOSFは、レガシーOSでのドライバとの互換性を維持している。つまり、各ユニットのドライバの移植が容易で、ソフトウェア側の変更が不要か、最小で済む。

 また、IOSFとは異なるサブファブリックをサポートできるサイドバンドチャネルを備えており、他のインターコネクト用のIPブロックもサポートできる。Intelが業界関係者に行なった説明によると、ブリッジで業界標準の「OCP(Open Core Protocol)」インターコネクトもサポートすると言う。柔軟性のあるインターコネクトで、多様なIPを接続できるようになっている。

 やたらと柔軟である点はIntel的ではないが、これには事情があると推測される。Intelはモバイル向けSoCの設計で、これまで自社のIPになかったさまざまなI/O類のIPが必要になった。そうしたIPの中には、他社から買ったものも含まれていた可能性もある。そうした多彩なIPを迅速にポートするために、柔軟なインターコネクトを必要としたのかも知れない。

 Intel SoCのインターコネクトの構造は、ARMの標準インターコネクトであるAMBA系統によく似ていることに気がつく。ARMも階層型のインターコネクト構造を採用しており、最新のAMBA 4では、CPUコアやGPUコア、メモリコントローラを「CoreLink CCI-400 Cache Coherent Interconnect」に接続し、他のIPを「Network Interconnect NIC-400」に接続している。上位のインターコネクトは、コア間のメモリコヒーレンシを取ることができる。IntelのSoCのインターコネクト構造と基本的によく似ている。

AMBA 4のインターコネクト

 インターコネクトアーキテクチャはSoCの要だが、その点でもIntel SoCはARM SoCと同様の柔軟性や汎用性、スケーラビリティを確保しようとしていることがわかる。といっても、Intelが真似をしたといった類の話ではなく、これが合理的な構造で、IntelもARMも似通ったと見られる。

 このように、Intelはプロセス技術をSoC向けに開発し、SoC内部のバスを開発しと、モバイル製品のSoC化に向けてステップをひとつひとつ上がって来た。そして、Intelはこの先もさまざまな武器を持っている。インテグレーテッドボルテージレギュレータやニアスレッショールドボルテージ回路技術、さらに先の話ならデジタルRF技術。こうした技術の多くは、他の半導体メーカーに大きな差をつけているため、Intelにとって大きなアドバンテージとなる。