ISSCC 2009レポート

カンファレンス会期：2月9日～11日(現地時間)

会場：米国カリフォルニア州サンフランシスコ　Marriott Hotel

　半導体回路技術に関する世界最大の国際会議「ISSCC 2009」のメインイベントであるカンファレンスが、米国時間2月9日に始まった。

　9日の午前はカンファレンスの開催に先立ち「Formal Opening of the Conference」と題した15分ほどのセッションがあり、ISSCC 2009の開催規模を実行委員会が紹介した。

　ISSCCの参加者は非常に多く、最近では3,000名を超える。投稿論文数は582件、採択論文(発表論文)数は203件で、採択率は34.9%である。投稿論文の数はここ3年ほど(2006年～2008年)は600件を超えていたので、今回はやや少ない。採択率は前年(36.1%)とほぼ同じである。相変わらずの狭き門と言える。

　採択論文を地域別にみると北米が78件と最も多く、欧州が54件、アジアが71件である。最近はアジアの台頭が目立つ。

　初日9日の午前は招待講演だけで、一般講演(採択論文の講演)は午後からになる。マイクロプロセッサのセッション(セッション3)でIntelが高性能プロセッサの技術概要をいくつか発表したので、本レポートではその内容をご紹介する。

　最初に紹介するのは、8コアのNehalem(ネハーレン)プロセッサ「Nehalem-EX」(開発コード名)である(S. Rusuほか、講演番号3.1)。45nmの高誘電率膜/金属ゲートCMOSプロセスを使い、高速外部インタフェース「QPI(QuickPath Interconnect)」を4チャンネル搭載し、メモリコントローラを2チャンネル内蔵した大規模なチップである。トランジスタ数は23億個に上る。講演では、3次キャッシュの信頼性に関連した技術を主に報告した。

　「Nehalem-EX」の3次キャッシュは8個のブロック(「スライス」と呼称)に分割されており、CPUコアに隣接してレイアウトされている。ただしCPUコアごとのキャッシュではなく、8個のCPUコアが共有するキャッシュである。1個のスライスは2,048セット×24ウェイで、メモリアレイは48個のサブアレイで構成される。キャッシュラインは64byteである。

　この3次キャッシュは強力な誤り訂正回路を搭載している。2bitまでのエラーを訂正し、3bitまでのエラーを検出する。データ領域は冗長構成を採用しており、同じパッケージに搭載したシリアルEEPROMで不良発生領域と冗長領域を切り換える。また冗長構成が適用不可能なタグやデータパスなどに欠陥が発生した場合は、該当するスライスそのものを無効にする。

　またCPUコアに欠陥が見つかった場合も、該当するCPUコアを無効ににする。しかし該当CPUコアに隣接する3次キャッシュのスライスは、特に影響を受けず、継続して利用できる。逆に、スライスが無効になったときも同様で、隣接するCPUコアはそのまま使用できる。そして無効になったCPUコアとスライスはクロック供給を停止してシャットオフモードに入る。これは、リーク電流を抑制するためである。

　クロックドメインは3系統あり、CPUコア領域(MCLK)、CPUコア以外の領域(UCLK)、I/O領域(QCLK)に分かれる。16個のPLLと8個のDLLを内蔵してクロックジッタの低減を図っている。

　電源ドメインは4系統ある。CPUコア領域(0.85～1.1V)、CPUコア以外の領域(0.9～1.1V)、I/O領域(1.1V)、PLLおよび温度センサーの領域(電圧は不明)になる。電源ドメイン間はレベルシフタでつながる。

　Intelは45nmプロセスで、チャネル長の異なる2種類のトランジスタを使い分けている。チャネル長の短いトランジスタは性能が高いもののリーク電流が多い。チャネル長の長いトランジスタは性能でやや劣るもののリーク電流が少ない。「Nehalem-EX」ではチャネル長の長いトランジスタを、CPUコア領域のトランジスタの58%、非CPUコア領域(キャッシュを除く)のトランジスタの85%に割り当てた。その結果、消費電力全体に占めるリーク電力の割合を16%に抑えられたとしている。

　「Nehalem-EX」の熱設計消費電力(TDP)は130W。パッケージは1,567個のランドを搭載したLGA(Land Grid Array)だ。LGAの基板は有機材料で、大型のヒートスプレッダが付く。パッケージの外形寸法は32×24mm、ヒートスプレッダの外形寸法は35.5×43.1mmである。

「Nehalem-EX」のレイアウト図。LLCとあるのが3次キャッシュの領域。なお講演および論文には、2次キャッシュに関する説明はなかった	「Nehalem-EX」のチップ写真(欠陥の発生したCPUコアとスライスを無効にしたイメージ)

　次に紹介するのは、2008年9月に出荷を始めたサーバー向けマルチコアCPU「Xeon 7400」シリーズの技術概要に関する講演である(R. Kuppuswamyほか、講演番号3.8)。「Dunnington(ダニングトン)」(開発コード名)と呼称していたプロセッサだ。講演では、6コアを搭載する最大構成のチップについて解説した。

　「Dunnington」はNehalemファミリと同様に、45nmの高誘電率膜/金属ゲートCMOSプロセスを使って製造されている。チップ(ダイ)面積は503.2平方mm。最大動作周波数は2.66GHz、消費電力(TDP)は130Wである。トランジスタ数は19億個。

　「Dunnington」は3階層のキャッシュメモリを内蔵する。1次キャッシュは命令キャッシュとデータキャッシュがそれぞれ32KBで、CPUコアごとに装備した。2次キャッシュは2個のCPUコアが共有し、3MBの容量を備える。合計では9MBとなる。3次キャッシュは共有のデータキャッシュで、16MBと大容量である。3次キャッシュは1bitの誤り訂正機能と2bitまでの誤り検出機能を備える。

　「Dunnington」でもリーク電流を低減するため、チャネル長の異なるトランジスタを使い分けている。CPUコア領域の65%、非CPUコア領域の90%がチャネルを長め(10%増)にとったトランジスタである。さらに、トランジスタのしきい電圧を調整することによって消費電力が65Wと低いタイプ(動作周波数は2.13GHz、3次キャッシュ容量は12MB)を製品化した。

　またリーク電流をおよそ3分の1に低減できている。消費電力全体に占めるリーク電力の割合では、何も工夫しない45nmでは46%を占めるのに対し、「Dunnington」では22%に抑えた。

　電源ドメインはCPUコア領域、非CPUコア領域、キャッシュで共通である。I/O領域とアナログ領域だけ、別の電源ドメインとなる。

　クロックドメインは3系統あり、CPUコア領域(GCLK)、非CPUコアおよびキャッシュ領域(SCLK：GCLKの半分の周波数)、I/O領域(ZCLK：1,067MHz)となっている。

　このほか熱管理技術にもふれていた。CPUコアごとに2個の温度センサーを内蔵する。1つは「catastrophic trip sensor」と呼んでおり、急激な温度上昇を検出してチップへの電源供給を止めるためのセンサーである。緊急事態に対応するためのセンサーだ。

　もう1つの温度センサーは「proc-hot sensor」と呼んでおり、2種類の熱管理プロトコルによって温度変化を制御する。1つは5,000クロックサイクルごとに1クロック分の休みをクロックに入れるプロトコル、もう1つは電源電圧と動作周波数を低減するプロトコルである。

　このように、Intelは45nm世代で電力消費の低減に注力していることがわかる。データセンターなど、省電力化が進むトレンドに適したプロセッサになっていると言えよう。

「Dunnington」のチップ写真	「Dunnington」のレイアウト。2次キャッシュを共有するデュアルコアの回路ブロックを3つ並べ、3次キャッシュを追加したようなレイアウトである	消費電力の要因別割合。左が標準的な45nmプロセス。右が「Dunnington」の45nmプロセス

□ISSCCのホームページ(英文)
http://www.isscc.org/isscc/
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【2月9日】【ISSCC】大容量NANDフラッシュとモバイル用プロセッサ
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【2008年3月18日】Intel、8コアNehalemや6コアDunningtonの概要を公開
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【2008年2月4日】【海外】IntelがいよいよSilverthorneとTukwilaの概要を発表へ
http://pc.watch.impress.co.jp/docs/2008/0204/kaigai415.htm
【2007年10月18日】【海外】正体が見えてきたIntelの6コア「Dunnington」と8コア「Beckton」
http://pc.watch.impress.co.jp/docs/2007/1018/kaigai394.htm

(2009年2月10日)

[Reported by 福田昭]