■後藤弘茂のWeekly海外ニュース■ そしてCPUはDRAMダイも統合する

●高パフォーマンスCPU時代、最大のネックがメモリ

　CPUとGPUが一緒になるだけでなく、CPUとメモリも一緒になろうとしている。数年後の高スループットCPUは、DRAMダイ(半導体本体)をCPUと同じパッケージに封入する可能性が高い。マルチコア化とベクタ演算能力を強化(またはGPUコア統合)したCPUに、DRAMもくっつく。言ってみれば、「CPU+GPU+DRAM」という姿へと変わることになる。

　理由は簡単だ。TFLOPSパフォーマンスを狙うCPUが、数百GB/secのメモリ帯域を必要とするためだ。フル性能を発揮するために必要なピーク数百GB/sec帯域を実現するためには、現在の数十GB/secから一気に10倍へメモリ帯域を高めなければならない。しかし、3～4年にデータ転送レートを倍々に引き上げるDRAMロードマップでは、この帯域を到底実現できない。メモリインターフェイス幅を広げることも、限界に近づいている。

　ここで、CPUベンダーには4つの選択肢があった。(1)JEDEC(米国の電子工業会EIAの下部組織で、半導体の標準化団体)で標準規格化されたコモディティDRAM(DDR系メモリ)を、より高転送レートへと牽引する。(2)標準規格のコモディティDRAMとは別の、独自規格の高転送レートのDRAM製品を採用する。(3)最初の2つの折衷案で、コモディティDRAMと2本立てで高転送レートのDRAMを、JEDECで標準規格化する。(4)コモディティDRAMの転送レートの向上ペースはそのままで、CPUにより近いところに超広帯域のカスタムDRAMを置く。

　Intelは、Pentium 4の時にプラン(2)を取り、Direct Rambus DRAM(RDRAM)をメインメモリに据えた(実際にはPentium IIIの末期から)。さらに、RDRAMの後のDRAMを策定する団体ADT(Advanced DRAM Technology)を設立して「ADT L」と「ADT H」の2種類の次世代メモリの策定も進めた。しかし、RDRAMはDRAM業界から反発を受け、Intelは路線を変更してADTも解消。JEDECで標準化したDDR系メモリに戻った。

　次に、Intelはプラン(1)を取り、アグレッシブなDDR2へのシフトを計画し、DDR2自体も高速化へ向かった。しかし、メモリの移行はIntelの想定していたペースでは進まず、ロードマップは順調に踏破されなかった。DDR4ではプラン(3)の折衷案で、従来のDDR系メモリの延長となる「DDR4 Single-Ended」と、高転送レートを狙う「DDR4 Differential」の2本立てのプランが提案された。しかし、これもうまく行かず、DDR4自体が白紙に戻った。

メモリのロードマップ (別ウィンドウで開きます) ※PDF版はこちら

DRAMのプロセス技術と容量世代ロードマップ (別ウィンドウで開きます) ※PDF版はこちら

●コモディティDRAMのモデルから離れられない

　このように、メモリでは、ここ10年ほどの間に、さまざまな試みが頓挫し、CPUの今後のパフォーマンス向上に見合った技術ロードマップが見えていない。より正確に言えば、標準のコモディティDRAMの世界では、CPUに見合った発展が計画されていない。

　ただし、JEDEC標準を外れると、そこには高帯域メモリの技術案がある。Rambusは、16Gtpsの超高転送レートのメモリインターフェイスによるTB/sec帯域メモリ技術イニシアチブ「Terabyte Bandwidth Initiative」を提唱している。これは、Rambus技術の集大成のような提案で、低振幅でクロックスキューも対策、メモリアクセス粒度も抑える、技術的に“美しい”ソリューションだ。

　しかし、大手CPUベンダーは、IntelもAMDも、今のところ、プラン(2)を取ってJEDEC標準のコモディティDRAMではないメモリを、自社のメイン製品のメモリとして採用する気配はない。少なくとも、水面には現れていない。業界のコンセンサスが得られず、コモディティになれなかったRDRAMの時の二の舞になることを恐れているためだ。

　問題の根源は、コモディティDRAMの「ワンサイズフィッツオール(one size fits all)」モデルが、まだ崩れていないことにある。このモデルでは、JEDECで標準化されたDRAMがコモディティとして幅広いシステムに普及する。広い市場に対して、ほとんどのDRAMベンダーが、同一規格に沿ったメモリを製造し、システムベンダーが自由にチョイスする。そのため、各DRAMメーカーが価格と性能を競い、ユーザーは安価に高性能のメモリを手に入れることができる。コモディティDRAMは、このメカニズムで繁栄してきた。

　しかし、コモディティではないDRAMは、この輪からはずれてしまう。コモディティDRAMが急速に低価格化しても、非コモディティのDRAMの価格は変動幅が狭く、高価格に留まる。そのため、システム側は、非コモディティDRAMを使っている限り、最大のユーザーニーズであるメモリ搭載量の増大を、満たしにくくなる。

　こうした事情があるため、CPUベンダーも、今のところコモディティDRAMから離れることができない。しかし、コモディティDRAMは、まさに“コモディティ(日用品)”となるために、コントローラ側の下位互換性も含めて、幅広いニーズに応えられるスペックが求められる。それが、高速化の足を引っ張ってしまう。

　これが、CPUベンダーの抱えているコモディティDRAMのジレンマだ。そのために、プラン(1)や(3)のようなアプローチで、標準DRAMの高速化を図ってきた。

●プラン(1)から(3)が手詰まりとなりプラン(4)が浮上

　しかし、現状では、プラン(1)～(3)は、いずれも手詰まりになってしまっている。JEDEC規格DRAMは3～4年に2倍のゆったりした転送レート向上カーブのまま。JEDECでの2本立てプランも、必ずしもコンセンサスを集めることができず。かと言って、JEDEC外のメモリを持ってくることも躊躇される。このままでは、メモリ帯域は2010年代に入った時点でも50GB/secから、うまく行っても70GB/sec程度にしかならない。

　しかし、プロセッサ側は、マルチコア化による「スレッドレベルの並列性(TLP:Thread-Level Parallelism)」の向上と、ベクタ演算の強化による「データレベルの並列性(DLP:Data-Level Parallelism)」の向上で、今後は劇的なパフォーマンスアップが可能となる。CPUのパフォーマンス向上カーブが再び加速されて行く。

　そのため、CPUにデータをフィードするためのメモリ帯域の拡大は、待ったなしの状況にある。データに飢えた猛獣にエサをどんどん与える「ケモノを養う(feeds the beast)」問題を、CPUベンダーは目前にしてしまっている。CPUメーカーが求めるメモリ帯域とDRAMロードマップには、決定的なギャップが開いてしまっている。

　一足先にこの問題に直面しているハイエンドGPUや「Larrabee(ララビー)」のような製品は、この問題を解決するためにGDDR系メモリを採用している。しかし、DDR系とのコントローラ側の互換性をある程度保ったまま高速化したGDDR系は、技術やコスト面で無理が多い。そのため、技術的にも経済的にもメインメモリに持ってくることが難しい。

　では、コモディティDRAMをメインメモリに使う路線を捨てず、かといって、コモディティDRAMを高速化へと無理矢理に牽引せずに、メモリ帯域問題を解決する手段は何か。そこで浮上して来たのがプラン(4)だった。

広帯域を必要とするCPUに大容量DRAMを内蔵する構想

●いいとこ取りだが技術と経済のハードルも高い

　プラン(4)では、CPUに近いところに、数百MB程度の中容量のメモリを設置する。近接したCPUダイとメモリダイを、超広幅インターフェイスで結ぶことで、200GB/sec～1TB/secのレンジの超広帯域メモリを実現する。それによって、メインメモリDRAMは数十GB/secの帯域に留まっても、パフォーマンスの制約はほとんど受けなくなるという。モジュールで増設できるメインメモリ部分は、コモディティDRAMのロードマップで対応できるため、低価格で大容量搭載の恩恵を受けることができる。

　つまり、プラン(4)を取るなら、コモディティDRAMのモデルはそのままで、CPUのパフォーマンス問題を解決できる。ある意味、いいとこ取りのソリューションとなりうるわけだ。

　とはいえ、プラン(4)のDRAMダイのCPUパッケージへの搭載には、技術と経済の両面でいくつかのハードルがある。技術的には、どうやってCPUとDRAMのダイを接続するのか。スタックか、エッジの重ね合わせか、MCM(Multi-Chip Module)型か。スタックの場合は、電力消費の大きなCPUと、熱に弱いDRAMを統合する難しさがある。経済的には、カスタムDRAMとなる可能性の高いDRAMコストの問題がある。また、スタックの際のシリコン貫通ビアなどの要素技術のコストも考慮する必要がある。

DRAMとCPUを1パッケージにスタックには技術上のいくつかの工夫が必要である

　プラン(4)のCPUプラスDRAMには、さまざまなチャレンジが待っている。しかし、CPUメーカーにとって、他に有望な選択肢がないことも確かだ。CPU側の変化は、もはや規定路線であるので、メモリ帯域は絶対に必要だ。そのため、プラン(4)でなければ、プラン(2)や(3)で、外付けのメモリインターフェイスの劇的な高速化を図るしかない。

　その場合、プラン(2)(3)とプラン(4)を比較して、どちらがCPUメーカーにとって楽かという問題になる。プラン(2)(3)でコモディティDRAMと併存する高速DRAM規格をJEDECの中か外で作ることと、プラン(4)で外付けのコモディティDRAMはいじらないでパッケージ内に超高速DRAMを持ってくることの、どっちが労力が少ないか。企業政治的には、DRAM業界全体を引き込む必要のないプラン(4)の方が、話が早い。

　そのため、CPU側は、プラン(4)の、DRAMダイのCPU側への搭載へと向かう可能性があると推測される。少なくとも、Intelは真剣にこの方向へと向かっている。

メモリ階層の変化 (別ウィンドウで開きます) ※PDF版はこちら

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【2月4日】【海外】鈍化しつつあるDRAM技術の進歩
http://pc.watch.impress.co.jp/docs/2008/0204/kaigai414.htm
【2001年12月26日】【海外】DRAM業界再編成の裏に見える崩れたビジネスモデル
http://pc.watch.impress.co.jp/docs/article/20011226/kaigai01.htm

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(2008年12月26日)

[Reported by 後藤 弘茂(Hiroshige Goto)]