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DDR4メモリは低速版と高速版の2本立てスペックに




●DDR4シングルエンデッドとDDR4ディファレンシャルが並立か

 次のメモリ規格である「DDR4」は、2種類の規格となる。複数の半導体業界関係者によると、DDR4は、従来通りのシングルエンデッド信号(Single-ended Signaling)方式と、ディファレンシャル信号(Differential Signaling)方式の2方式の併存となるという。「DDR4にはシングルエンデッドとディファレンシャルの2つがある」とAMDのPhil Hester(フィル・へスター)氏(Senior Vice President & Chief Technology Officer(CTO))も語る。両仕様は、それぞれ別なDRAMチップとして実装されると見られるため、DDR4世代では実質的に互換性のない2規格が並立する見込みだ。

PCメインメモリーロードマップ
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 JEDEC(米国の電子工業会EIAの下部組織で、半導体の標準化団体)では、近くDDR4のタスクグループを立ち上げる見通しだ。いよいよ、本格的なDDR4の策定作業に入る。タスクグループから3年程度で市場に登場すると考えると、現実的にDDR4が利用できるのは2011年頃、早くても2010年終わりと考えてよさそうだ。

 7月に米サンタクララで開催されたメモリとストレージのカンファレンス「MEMCON07 San Jose」では、DDR4はできる限りDDR3からの継承性を考えた規格になるとJEDECは説明した。シングルエンデッド信号方式で、64-bit幅のメモリモジュールといった従来の技術が継承される。しかし、DDR4のタスクグループの発足にあたって、DDR4ではシングルエンデッド信号だけでなく、ディファレンシャル信号のメモリもDDR4として規格化する方針が示されたという。

 そのため、DDR4では、2方式のDRAMが規格化されることになる。シングルエンデッド信号のDDR4については、ピン当たり転送レートで1.6~3.2Gbpsを目指すことが公式に明らかにされている。ディファレンシャル信号のDDR4は、それよりさらに1段高い転送レート(6.4Gbps程度まで)をターゲットにすることになるだろう。1つのDRAMに2方式のインターフェイスを実装することは現実的ではないので、実際にはシングルエンデッドのDDR4とディファレンシャルのDDR4の、2種類のDDR4 DRAMが併存することになると思われる。

JEDECの規格策定と製品普及の時差
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●春頃から見えてきたDRAMの2本立ての動き

 以前から、JEDECの中では、非公式に「NGM(New Generation Memory)」と呼ばれる、高転送レートメモリの規格の構想が出ていた。NGMは、高速化のためにディファレンシャル信号方式を取ると見られていた。しかし、NGMについては、対外的にはMicron Technologyのプレゼンテーションにしか現れなかった。また、JEDEC内でもタスクグループができるわけでもなく、どのような展開になるのか予想がつかない状況にあった。

 そもそも、NGMの話が聞こえて来たのは、ポストDDR3のメモリ技術の候補としてだった。しかし、ポストDDR3を、ディファレンシャル信号方式のNGMとすることに対しても抵抗があったと言われている。シングルエンデッドとディファレンシャルの2方式を平行して規格化するのは、折衷案だと推測される。

 2本立てのプランが顕在化してきたのは、今年(2007年)5月のWinHECあたりから。Micronは、ポストDDR3世代は、シングルエンデッドとディファレンシャルの2本立てになるというロードマップをWinHECで示した。それに対して、同じWinHECでのSamsung Semiconductorのチャートでは、DDR4だけがDDR3の後継として据えられていた。この段階では、2本立ての折衷案はまだDRAMベンダーのコンセンサスとして示されてはいなかったように見える。また、メモリ業界関係者からの情報も、2本立てになるというものと、ディファレンシャルのプランは聞いていないというものに二分されていた。

2~3年おきに倍増するDRAMの速度
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DRAM帯域幅は、一般的に3年おきに2倍に
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 しかし、ここに来て、DDR4がシングルエンデッドとディファレンシャルの2本立てになることが、ほぼ明確になった。構図としてはDDR4という名前がついたことを除けば、Micronのロードマップに近づいた。折衷案が本格的に採用されたことになる。

 今のところ、実際にDDR4ディファレンシャルを、誰がどう引っ張って行くつもりなのかは、まだ霧の中だ。ディファレンシャル信号方式のNGMを唱えていたMicronが推進していると見られるが、Samsungも以前からシリアルインターフェイスDRAMのビジョンを掲げており、高転送レートDRAMには熱心だからだ。

 DRAM規格化での、こうした規格の方向性の変化の背後には、多くの場合、大手DRAMベンダーと有力CPUベンダーの組み合わせが潜んでいる。つまり、DRAMベンダーだけでなく、CPUベンダーの思惑が強く絡んでいる。通例では、IntelはSamsungと、AMDはMicronと組むことが多いが、そう決まっているとは限らない。今回、誰が先導しているのかは、まだわからない。しかし、高転送レートDRAMを、一番望んでいるのがCPUベンダーであることは間違いがない。

●高転送レートDRAMを望むCPUアーキテクチャの変化

 CPU関係者と話をすると、必ず「これからは確実にメモリがボトルネックになる」と言う。マルチコア路線を突っ走るCPUが、少ない負担で広帯域を実現できる高転送レートのDRAMを求めていることは間違いない。

 現状のCPU開発では、メモリのボトルネックをカバーするために、世代毎にキャッシュSRAMを大容量化している。そのため、本来は演算ユニットに割くことができるダイエリアを、SRAMに割いている。キャッシュインテンシブな設計は、シングルスレッド性能にフォーカスしていたこれまでのCPUでは問題がなかった。メモリアクセスのストールを避けることで、シングルスレッド性能の向上を図り、その結果CPU性能を上げ続けることができたからだ。

 しかし、マルチコア化によって演算性能を上げる方向へと転じたことで状況が変わりつつある。シングルスレッド性能よりもマルチスレッドでのスループットを重視する方向へとCPU自体が変わりつつある。特に、CPUにGPUコアのようなデータ並列演算プロセッサコアをCPUに混載すると、従来型の汎用CPUのキャッシュ階層は効きにくくなり、外部メモリ帯域が重要となる。GPUと似たようなメモリ帯域イーターに、CPUも変わって行く。

 ヘテロジニアス(Heterogeneous:異種混合)型マルチコアCPUが、今のGPUと同程度の生演算パフォーマンスを実現しようとするなら、当然、GPUと同程度のメモリ帯域が必要となる。それは、今以上のペースでメモリ帯域を広げる必要があることを意味する。GPU並の広帯域を、より低い実装コストで実現しようとするなら、より高転送レートのDRAMが必要となる。

 いい例が、XDR DRAMで25.6GB/secのメモリ帯域を実現したCell Broadband Engine(Cell B.E.)だ。200GFLOPS台の演算性能には、このレベルのメモリ帯域でないと見合わないと判断したわけだ。今後のCPUが、最終的に1TFLOPSを目指すなら、ラフに言ってCell B.E.の4倍のメモリ帯域が必要となる。単純計算すると、6.4Gbpsの転送レートで128-bit幅のメモリインターフェイスが必要ということになる。

●これまでのメインストリームDRAMのモデルが崩れる

 こうしたCPU側の事情を考えると、DDR4ディファレンシャルの動きも、納得ができる。Intelは、RDRAMの立ち上げの失敗から、JEDECのメモリ規格を重視する路線に戻った。Intelの失敗を目の当たりにしたAMDも、業界の標準規格のメモリでなければサポートしない姿勢だ。そのためには、ディファレンシャルシグナリングの高転送レートメモリを、JEDECで規格化させる必要がある。彼らにとって、理想的なケースは、JEDECでメインストリームDRAM規格の一部として策定された高転送レートDRAMが広く普及し、低価格で手に入るスタンダードメモリに育ってゆくことだろう。

 ただし、今回のケースでは、まだ不鮮明な部分がある。最大のポイントは2本立てになったことだ。従来のJEDECメモリは、1種類のメインストリームDRAM規格が策定され、その規格に沿ったメモリを、ほとんどのDRAMベンダーが製造するというスタイルを取っていた。どのメーカーのDRAMも、原則的には同じスペックであるため代替が効く。そのため、システムベンダーは、各メモリベンダーのDRAMを、自由に選択できる。その結果、DRAMベンダーの間での競争が激しくなり、価格が下がりやすい。これが、メインストリームDRAMのシステムだ。

 このシステムが成り立つためには、メインストリームDRAMは、1つの規格が多くのアプリケーションに対応する「ワンサイズフィッツオール」でなければならない。今回のDDR4の動きは、こうした従来のDRAMのモデルとは外れるため、うまく2規格が併走できるのかは、かなり疑問だ。

 もっとも、多様化はメモリの流れと考えることもできる。すでにメインストリームDRAMでも、メモリモジュールは、さまざまな形態がアプリケーション毎に混在しており、ワンサイズフィッツオールは崩れている。今後の展開として、メインストリームDRAM自体が多様化という流れになるのかもしれない。

●シリアルDRAMへ向かう流れのマイルストーンか

 IntelやSamsungは、以前、DRAMのインターフェイスがシリアル化するというビジョンを語っていた。特に、Intelは全てのI/Oをシリアル化すると公言し、DRAMが最後のチャレンジだと指摘していた。DDR4ディファレンシャルの動きは、そうしたIntelのビジョンには合致する。

 そもそも、FB-DIMMがシリアル化の試みだった。シリアル伝送のバッファチップを中間に据えることで、メモリの高速化と容量拡大を図るというのがFB-DIMMのビジョンだ。その路線を進めれば、DRAM自体のインターフェイスをシリアル化することになる。

 DDR4ディファレンシャルでは、技術的にはそこがポイントとなる。ディファレンシャルシグナリングを取ることは判明したが、クロックはエンベデッドにするのかどうか。エンベデッドクロックを取るなら、PCI Expressライクなシリアルインターフェイスとなり、より高転送レート化が容易になる。

 しかし、エンベデッドクロックではパラレル/シリアル変換の「SerDes(Serializer/Deserializer)」を実装しなければならないため、DRAMにとって“重い”。DDR4の世代では2規格が併存するとしたら、DDR4ディファレンシャルのダイオーバーヘッド、つまりDDR4シングルエンデッドに対するダイ(半導体本体)の増大を最小に抑えたいはずだ。そのため、あまり複雑な実装は避けたいはずだ。

 こうした点を含めて、まだDDR4ディファレンシャルについては、技術的にも不鮮明な点が多い。また、マーケット的には、先行するRambusのXDR DRAMと重なる可能性が高い。XDR DRAMに対しては、DDR4ディファレンシャルは周回遅れとなる。また、Rambusの特許に抵触する技術は採用しにくい。こうした点が明らかになって行くのは、JEDECでの議論が本格的に始まってからになるだろう。

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(2007年9月14日)

[Reported by 後藤 弘茂(Hiroshige Goto)]


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