■後藤弘茂のWeekly海外ニュース■ 3種類のシリコンが混在するIntelの「3」シリーズチップセット

●PCI Express Gen2とDirectX 10がポイントとなるチップセットの移行

　1年に1度の、Intelのデスクトップチップセット更新サイクルがやってくる。今回、Intelはノースブリッジチップ(MCH/GMCH)で、3種類のダイ(半導体本体)を投入する。通常版チップセットに加えて、PCI Express Gen 2版とDirectX 10版が、それぞれ別ダイとなる。ハードウェア的には以下の3種類の異なるチップセットが平行することになる。いずれも90nmプロセスの「P1263」技術で製造される。

・Bearlake-X: PCI Express Gen2 ディスクリート
・Broadwater-G-Refresh: DirectX 10 グラフィックス統合
・Bearlake: スタンダードディスクリート&統合

Intelのデスクトップ向けチップセットのロードマップ(推定) ※別ウインドウで開きます (PDF版はこちら)

デスクトップ向けチップセットの機能とダイサイズ ※別ウインドウで開きます (PDF版はこちら)

●普及チップセットはBearlake

　スタンダードは「Bearlake(ベアレイク)」ファミリー。これがメインストリームからエントリーまでをカバーする。ディスクリート(単体)とグラフィックス統合の両方で展開される。Bearlakeは、前世代の96x系チップセット「Broadwater(ブロードウォータ)」ファミリーと比べると15%ほどダイサイズ(半導体本体の面積)が縮小。128平方mmだったダイを110平方mm以下にしたと言われる。通常、ノースブリッジチップは100平方mm程度のダイサイズが上限なので、Bearlakeでほぼ普通のサイズに戻ったことになる。Bearlakeでは、製造コストを若干下げたことで、バリューセグメントもカバーする。

○プレミアム&メインストリーム
G33(Bearlake-G)
P35(Bearlake-P)

○ステーブルビジネス
Q35(Bearlake-Q)
Q33(Bearlake-QF)

○バリュー
G31(Bearlake-GZ)

　これらBearlakeファミリーは、それぞれ機能に違いがあるが、実際には同ダイと見られる。一部の機能ブロックをディセーブル(無効)にするなどの方法で、製品としての差別化を行なっている可能性が高い。例えばディスクリート版は、グラフィックスコアをディセーブルしているものと見られる。ダイを共通化するのは、生産性や設計のメインテナンス性を高めるためで、Intelチップセットでは一般的に行なわれている。

　Bearlakeがハードウェア的にBroadwaterから大きく変わった点は、DDR3メモリのサポート。FSB(Front Side Bus) 1,333MHzのサポートは、ハードウェアには大きな影響を与えない。また、実際にはシリコン的には前世代から対応が可能だったと見られる。

　Bearlakeのグラフィックスコアは、機能的にはIntel Graphics Gen 3.5(94x系グラフィックスコアGMA 950)相当とされている。しかし、実際のShaderコアの設計がGen 3.5世代と同じとは限らない。ドライバの開発を考えた場合、GPUコアのマイクロアーキテクチャは統一した方が有利だからだ。GPUコアマイクロアーキテクチャは、上位のGPUコアと同じで、フィーチャをディセーブルにしている可能性が高い。前世代のBroadwaterでも、Intelはこの方法を取っている。

　また、もともとのMicrosoftのプランでは、Bearlake世代に入れ替わる時にはDirectX 10がWindows Vistaの要求仕様に加わっているはずだった。そのため、IntelはBearlakeの設計段階では、それに答えられるGPUコアアーキテクチャ設計を取ったはずだ。

　もっとも、同じプロセス技術でBroadwaterよりBearlakeの方が、ダイサイズが縮小したことを考えると、GPUコアのトランジスタ規模を縮小した可能性はある。チップセットで最もトランジスタを食うのはGPUコアだからだ。Broadwaterでは、3Dグラフィックスとビデオのエンジンだけで、総トランジスタ数の3/4を占めていた。945G(Lakeport-G:レイクポート-G)世代と比べると、BroadwaterのGPUコアの規模は約3倍だった。

　ただし、BroadwaterからBearlakeのダイの縮小は10数%程度に過ぎない。また、同じプロセス技術での発展型チップセットであるBearlakeでは、設計やプロセスのチューニングによるダイの縮小も見込むことができる。また、GPUコアアーキテクチャの改良による、グラフィックス性能/トランジスタ数のアップも見込むことができる。そのため、BearlakeでGPUコアを大幅に軽量化した可能性は薄い。

●実装コストの高いPCI Express Gen2は別ダイでサポート

　ハイエンドチップセットは「X38(Bearlake-X)」。X38はBearlakeとコードネームでは冠しているが、メインストリーム向けのBearlakeファミリーとは異なるコンセプトの製品だ。PCI Express Generation(Gen) 2対応で、x16を2基実装する。また、DDR3メモリはECCサポート(最初のリビジョンは非対応)となっている。その一方で、グラフィックスコアは搭載しない。基本的には、ユニプロセッサワークステーションの領域とハイエンドデスクトップに特化したMCHだ。

　なぜIntelがBearlake-Xを別ダイとしたのか、その理由は、ダイサイズを見ると明瞭だ。Bearlake-Xのダイは180平方mmを超えると言われている。これは、PC向けチップセットとしては破格のサイズで、デュアルコアの「Core 2 Duo(Conroe 4M:コンロー)」の143平方mmよりも25%ほど大きい。つまり、CPUより大きなMCHとなっている。ただし、チップセットを製造するのは、Fab(工場)の基本的な減価償却が進んでいる90nmプロセスFab。そのため、製造コストにFab投資までを含めた場合は、チップセットの方が同じサイズでも安い。また、歩留まりでも、先端プロセスの65nmより有利となる。

　Bearlake-Xのダイを肥大化させている主な原因は、PCI Express Gen2 2x16にあると推測される。PCI Express Gen1もそうだったが、シリアル系インターフェイスの最初の実装はダイエリアが大きくなりやすい。また、Bearlake-Xでは、2基のx16間のスイッチングも行なう必要がある。ただし、それにしてもダイが大き過ぎる。その理由はまだわかっていない。ダイが大きい分、Bearlake-Xでは消費電力も大きくなる。

　PCI Express Gen2の第1世代は、実装のハードルが高いことを見越していたのか、Intelは当初から、ハイエンドのBearlake-Xはディスクリートのみで提供する計画だった。2x16の構成を考えると、GPUコアを内蔵する意味はないと判断したと思われる。GPUコアを統合した場合には、さらにダイが肥大化したはずで、製造コストの問題が発生したはずだ。

●BroadwaterコアでDirectX 10をサポート

　Intelはさらに、DirectX 10サポートの内蔵グラフィックスを備えた「G35(Broadwater-G-Refresh)」を投入する。これは、コードネームでわかる通り、前世代のBroadwater系のGMCHだ。そのため、メモリコントローラもDDR2のままで、対応サウスブリッジチップもICH8系となっている。

　IntelはもともとBroadwater世代のGPUコアで、DirectX 10をサポートできると顧客に説明していた。BroadwaterのGPUコアは、Unified-Shader構成(8 Shaderと言われている)で、DirectX 10に対応できるハードウェア機能を備えているとされていた。Broadwaterと同じアーキテクチャのGPUコアを備える、モバイル用「GM/PM965(Crestline:クレストライン)」も、DirectX 10対応と当初はされていた。もともと、Microsoftが2007年にDirectX 10を要求仕様とする計画であったため、IntelはDirectX 10対応を急ぐ必要があった。

　実際、Unified-Shader構成であるなら、DirectX 10の仕様を満たすことは、比較的ハードルが低い。例えば、ジオメトリパイプからの出力であるストリームアウトは、Unified-Shaderなら容易だ。DirectX 10の制限のないシェーダプログラム長に対応するための命令カウンタやバッファ、Geometry Shaderに対応するためのアウトプットレジスタの追加などは必要だが、根本的な拡張が必要なわけではない。

　そのため、Broadwater-G-Refresh(G35)の実態、Broadwater-G系のGPUマイクロコードを入れ替えて、ドライバをアップデートするものになると推定される。

　もっとも、笠原氏のレポートにもある通り、Intelは当初は「Bearlake-G+」をDirectX 10対応の「G35」として投入する予定だった。しかし、2007年に入り、Broadwater-G-Refreshへと入れ替わっている。

　Intelがグラフィックス統合チップセットとして、Broadwaterと別シリコンを開発していたとは考えにくい。ダイの数をできる限り減らして共用化するのがIntelの通常の戦略だからだ。また、Broadwater-X系MCHにGPUコアを統合するのは合理的ではない。そのため、この入れ替えは、Broadwater-G系GPUコアでDirectX 10フィーチャをイネーブル(有効化)する場合に、何らかの問題が発生したことを示唆していると推測される。

　考えられるのは、Bearlake系GPUコアでパフォーマンスが不足した可能性や、Bearlake系GPUコア向けのDirectX 10ドライバが間に合わなかった可能性だ。ただし、Intelが別ダイでBearlake-GのGPUコアを拡張してShader数を増やすなどしたBearlake-G+を開発しており、それを中断した可能性も否定はできない。いずれにせよ、Intelは2008～2009年にはCSIベースのチップセットへと移行する。その段階で、グラフィックス統合チップセットの作り方は一変する。

●チップセットの製造戦略を2006年から変更

　Intelは、2006年からチップセット戦略を転換。相対的にチップセットのコストを上げ、高機能のチップセットを投入するように切り替えた。下のIntelの2006年の「Spring Analyst Meeting」のスライドではチップセットのコストの上昇が予定されている。グリーンがIntelチップセットの平均コスト、イエローがBroadwaterのコストを示している。Broadwaterのコストは製造Fabでのラーニングカーブの上昇とともに下がり、さらに、Bearlakeへの世代交代で下がるという図式だ。

チップセットのコスト比較 ※別ウインドウで開きます (PDF版はこちら)

　その背景にはIntelの製造態勢の変化がある。Intelは、以前なら、先端プロセスFabの多くは、次々に新プロセスに移行させ、旧世代プロセスの製造キャパシティは縮小していった。ところが、現在は旧世代プロセスのキャパシティを多く残したまま、新プロセスの製造キャパシティを確保している。

　Intelが、製造キャパシティを増やしている理由はチップセットだ。下が、Intelの製造計画による、ウェハ製造規模の要求を200mmウェハ換算で示したスライドだ。チップセットの比率が急増し、2006年はCPUと同程度にまで拡大していることがわかる。製造上では、チップセットはCPUと同程度の比重を持つようになっている。

ウェハの利用目的。チップセットの比率が急増 ※別ウインドウで開きます (PDF版はこちら)

　サーバー向けチップセット並の、巨大ダイのBearlake-Xは、この戦略の顕著な例だ。IntelはこのBearlake-Xを50ドルで販売しょうとしている。これはチップセットとしては非常に高いが、ダイサイズを考えると利幅は薄い。Intelにとっては戦略的なチップセットということになる。

●ゆるやかなDDR3メモリへの移行

　Bearlake世代のチップセットではDDR3メモリへの移行が重要なポイントだ。しかし、現状ではCeBITでもDDR3のデモはほとんど行なわれておらず、その原因の1つは動作の不安定にあると伝えられた。

　しかし、複数ソースによると、Intelのリファレンスマザーボードでは、現状ではDDR3で深刻な問題は発生していないという。そのため、これはチップセットの問題ではなく、基板設計の成熟度の問題であり、デザインガイドが整いバリデーションが進むにつれて解決して行くと見られる。マザーボードの設計変更から量産まではおよそ1カ月で可能となる(急げばそれより早くすることも可能)。そのため、2007年中盤のDDR3のローンチには、間に合うと推定される。

　ただし、DDR3はもともとポイントツーポイントで高速化することで話し合われていた規格を、マルチドロップに拡張した。そのため、マルチドロップで複数DIMMが1チャネルに混在するケースでは、いわゆる“相性問題”が発生する可能性がある。

　DDR3を推進するIntelだが、同社もDDR3メモリが急速に普及するとは見ていない。IntelはDDR2の時の強気の普及予測での失敗に懲りたのか、今回のDDR3では非常に慎重な予測を立てている。DDR3は2008年の時点でもメインストリームDRAMの20%程度のシェアで、DDR2との価格差が消えて50%を超えるのは2009年、80%にまで達するのは2010年と見ている。もっとも、この予測でも、まだ強気すぎると見る意見もある。

□関連記事
【3月18日】【笠原】Intelの次世代チップセットの謎と課題
http://pc.watch.impress.co.jp/docs/2007/0318/ubiq178.htm

□バックナンバー

(2007年3月20日)

[Reported by 後藤 弘茂(Hiroshige Goto)]