■後藤弘茂のWeekly海外ニュース■ AMDがクアッドコア「Barcelona」の詳細を明らかに

●283平方mmとこれまでにないビッグサイズのBarcelona

　AMDは2月11日から米サンフランシスコで開催されている半導体学会「2007 ISSCC (IEEE国際固体回路会議)」で、クアッドコアCPU「Barcelona(バルセロナ)」の詳細を明らかにした。AMDは、Barcelonaについては2006年5月以降、何度か発表を行なっており、今回は技術情報を追加したに過ぎない。しかし、2007年中盤の製品投入を控え、Barcelonaの姿は、より鮮明になってきた。

　Barcelonaは、従来のAMD CPUコアを拡張し、SIMD浮動小数点演算性能を倍増、命令フェッチ機能などを強化した。この世代の新CPUコアは、以前は「K8L」または「Rev. H」と呼ばれていた。Barcelonaは、新CPUコアをクアッドコア構成にし、L3キャッシュを追加、インターフェイス回りを一新したCPUだ。

　今回の発表での大きなポイントの1つは消費電力。AMDは以前から伝えていた通り、Barcelonaファミリの消費電力を、従来のOpteronと同じTDP(Thermal Design Power:熱設計消費電力)である120W、95W、68Wの枠に抑える。コアを増やしても消費電力を増やさないために、AMDはさまざまな省電力機能を組み込んだ。

　また、AMDはISSCCで初めて公式にBarcelonaのダイサイズ(半導体本体の面積)を明らかにした。AMDは2006年、Barcelonaのウェハを一部米メディアに公開し、ウェハからBarcelonaのダイサイズは280平方mm～300平方mm前後になると推定されていた。発表されたダイサイズは283平方mmで、ほぼウェハからの推定通りだ。

　283平方mmというBarcelonaのダイは、AMD CPUとしては異例のサイズだ。AMDは、従来、サーバー向けCPUのダイサイズも200平方mm前後に抑えてきた。初代K7、初代K8、初代デュアルコアK8はいずれも200平方mm弱のサイズ。今回、AMDは同社のCPUダイのセオリーを破り、従来より40%も巨大なチップを作ったことになる。

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　ちなみに、Intelの65nmプロセスのクアッドコア「Kentsfield(ケンツフィールド)」は、143平方mmの「Conroe(コンロー)」のダイを2個搭載している。単純計算では合計ダイ面積は286平方mm。ほぼBarcelonaと一致する。Intelはデュアルダイであるため、単純には比較できないが、両社はクアッドコアで似たようなレベルのコストのCPU製品を投入することになる。

　Barcelonaのトランジスタ数は4億6,300万で、Kentsfieldの5億8,200万と比べると少ない。これは、BarcelonaのキャッシュはL2/L3で4MB、対するKentsfieldのL2キャッシュは8MBと差があるためだ。つまり、同じ面積のチップに、Intelの方がより多くのキャッシュSRAMを搭載できていることになる。

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●製造キャパシティの増大がBarcelonaをけん引する

　Barcelonaの大きなダイサイズには3つの意味がある。それは、AMDがより大きなダイでより高パフォーマンスなCPU製造へと踏み出せるほど、サーバー&ハイエンドPC市場で自信を持つようになったこと。2つ目は、AMDの製造体勢が、大きなダイのCPUの製造を許すようになったこと。3つ目は、プロセス技術と回路設計技術の面からは、以前ほど微細化でダイの縮小が効かなくなったこと。

　AMDは、サーバー市場では大手OEMベンダーの支持を受けたことでかなりの成功を収めてきた。そのため、高コストのダイを開発/製造しても十分にペイするだけの市場を取れると踏んだと考えられる。

　AMDは従来は1個のFabだけでCPUを製造していた。そのため、市場シェアが上がると、製造キャパシティが一杯となってしまうため、CPUの平均ダイサイズをできる限り抑えなければならなかった。AMDが、大型ダイのCPUを作らなかった理由の1つはそこにあると推測される。

　しかし、AMDは2006年、方針の転換を発表、現在は2カ所のFabで平行して製造する態勢に切り替えつつある。AMDのCPU製造キャパシティは一気に倍増するため、AMDはCPUダイサイズに余裕を持たせることが可能になる。より大きなダイのCPUを開発しても、十分な数のチップを供給できるだけの製造キャパシティを手に入れた。

　これは、逆を言えばAMDは製造キャパシティを埋めなくてはならないことを意味している。AMDとしては、市場シェアが製造キャパシティよりも小さい時期は、大型ダイのCPUの比率を増やして、よりハイエンドの市場を狙った方がビジネス的には理にかなう。つまり、Barcelonaは、現在のAMDの製造体勢と市場シェアに適した製品ということになる。

　しかし、AMDのCPUが、微細化によるシュリンクが以前のプロセスほど効かなくなりつつあることも確かだ。これにはさまざまな理由が複合しているが、AMDはISSCCの論文では、SRAMセルサイズについてはプロセスバリエーションの影響があると指摘している。AMDのSRAMセルはいずれも6TでサイズはL1キャッシュが1.06平方μm、L2/L3キャッシュが0.81平方μm。対するIntelの65nm版Merom(メロン)のL2キャッシュセルはISSCCの発表では0.74平方μm。Intelの方が若干小さくなっている。

●合計10個のPLLをダイ上に配置

　Barcelonaのダイ(半導体本体)についても、より詳細な情報が明らかになった。L3キャッシュメモリが配置されているサイド、下の図では上側に当たるエッジは、HyperTransportリンクが2つ配置されていることが明らかになった。HyperTransportリンクはダイ上の3エッジに分散されている。

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　ダイ全体で見ると、エッジのかなりの部分がI/O関係に占められていることがわかる。AMDのこれまでのCPUと比べると、エッジのI/Oパッドが大きい。これは、将来、チップを小型化する場合に障害になりそうだが、これは図での表示が厳密ではない可能性もあり、一概には判断できない。

　AMDはBarcelonaでは、複数のPLLをCPUに分散するアプローチを取った。従来のOpteronとの互換性のため、200MHzのリファレンスクロックは単一のディファレンシャルクロックレシーバーを通じて受け取る。リファレンスクロックをダイ上のPLLに提供して、各クロックドメインにクロックを供給する仕組みだ。

　利点はそれぞれのCPUコアとノースブリッジを異なる周波数で駆動することで、電力消費を抑えられること。ワークロードに応じてコア毎に周波数とCPUステイトを切り替える。特にクライアントPCの場合、クアッドコアが常に必要なワークロードは限られているため、こうした省電力制御は大きな意味がある。

　PLLは、各CPUコアに1個ずつ、ノースブリッジブロックに1個、DDRメモリインターフェイスに1個、4個のHyperTransportリンクにそれぞれ1個ずつ、合計10個のPLLが配置されているという。ちなみに、デュアルコアのRev. FのPLLは3個だ。ダイ上でのPLLの位置も示された。クロックネットワークが大きいとクロックジッターが問題になるが、AMDはジッターを減らすために特殊なパワーサプライフィルタードバッファを設けているという。

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　電圧ドメインも分割されている。VDDCOREはCPUコアとL2キャッシュへの供給電圧で、0.8～1.4V。VDDNBはノースブリッジブロックとL3キャッシュへの供給電圧で、0.8～1.4V。この他に、HyperTransportリンクに供給されるVLDT 1.2V、DDR I/Oに供給されるVDIO 1.8V(VTT 0.9V)、PLLなどに供給されるVDDA 2.5Vのドメインがある。

　電力ドメインが分離されているため、CPUコアが消費電力ステイトに入っている状態でも、ノースブリッジとメモリインターフェイス、I/Oは通常電圧でトップスピードの動作ができる。そのため、CPUコアの電圧を上げて消費電力を増やすことなく、メモリとI/O側の動作が可能だ。ちなみに、ノースブリッジブロックとL3キャッシュは、最大でコアの75%の周波数で動作する。

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●サーマルセンサーを多数並べて温度制御を正確に

　また、BarcelonaではCPUの温度制御をより正確に行なうために、多数のサーマルセンサーが埋め込まれていることも明らかになった。

　まず、4個のCPUコアそれぞれに、8個のリモートサーマルセンサーが分散して配置されている。命令デコーダや浮動小数点演算ユニットなど、通常サーマルセンサーが配置される、ホットスポットになりやすい場所以外にも配されている。サーマルセンサーは各コア毎に個別のThermal Evaluation(TCEN)回路に接続されている。ノースブリッジブロックにも6個のリモートサーマルセンサーがあり、これもTCEN回路に接続されている。Barcelonaでは、5つのTCEN回路からの値が、1個のGlobal Thermal Control(TCON)回路に集められ、測定結果がレポートされる仕組みだ。

　AMDが非常に多数のサーマルセンサーを配置したことは、Barcelona世代では温度制御がよりきめ細かく正確に行なえるようになることを意味する。IntelもMeromではサーマルセンサーを強化して、省電力制御時に、より高パフォーマンスを得られるようにした。原理的には同じ効果が期待できる。

　BarcelonaのメモリインターフェイスはDDR2/DDR3両対応のPHYを実装している。DDR2は400～800Mbpsで1.7～1.9V、DDR3は800～1,600Mbpsで1.4～1.6Vのレンジに対応。Unbuffered DIMM、SO-DIMM、Registered DIMMをサポートする。また、2つのDRAMインターフェイスは完全に独立しており、個別に動作できる。例えば、リードとライトの組み合わせでも個別に動作する。従来のAMD CPUは、2つのDRAMインターフェイスが連携していた。

　4つのHyperTransportリンクは、レガシーのHyperTransportだけでなく、HyperTransport 3.0までをサポートする。HyperTransport 3.0ではピン当たり転送レートはピークで5.2GT/sec、16/16の1リンク当たりの帯域は20.8GB/secに達する。4リンクでは80GB/sec以上の帯域となる。

　これらのI/Oビルディングブロックは、Barcelonaだけでなく、デュアルコアでL3レス版のデスクトップCPUにも採用されると見られる。

●製品レベルではHyperTransport 3.0とDDR3はサポートされない

　AMDは今年(2007年)中盤にBarcelona系のクアッドコアCPUの製品発表を行なう見込みだ。Barcelonaはマルチプロセッサ対応のOpteron 8xxx系とデュアルプロセッサのOpteron 2xxx系で登場する。

　ただし、この世代のBarcelonaは「Socket F」ベースであるため、チップ自体はHyperTransport 3.0をサポートするものの、システム的にはHyperTransport 2.0までのサポートとなる。また、メモリもDDR2のままだ。HyperTransport 3.0が有効にされるのは、2008年前半に投入されるBarcelonaの後継CPU「Shanghai(シャンハイ)」のSocket Gプラットフォームからの対応となる見込みだ。

　ShanghaiではHyperTransport 3.0に移行するが、DDR3はサポートされない。メモリはDDR2のRegistered DIMM止まりだ。以前の計画では、AMDは2008年中にFB-DIMMをサポートを示唆していたが、今のところFB-DIMMはロードマップにはない。

　ちなみに、Shanghaiは45nmプロセスになると言われており、L3キャッシュの増量などが図られる。AMDは、IBMとのプロセス提携で微細化を加速しており、65nmから45nmへの移行は通常の24カ月ではなく18カ月で達成すると明かしている。スケジュール通りなら、2008年の中盤には45nm版が一斉に登場し始める。Shanghai世代にはクアッドコアも200平方mmかそれ以下のダイサイズに縮小すると見られる。AMDは、45nmではオクタコアも投入する予定だ。

　AMDは、シングルプロセッサ向けOpteron 1xxx系にはBarcelonaと同ダイと見られる「Budapest(ブダペスト)」を投入する。Budapestは、デスクトップと同じAM2系のソケットに対応する。そのため、HyperTransport 3.0サポートに拡張される「Socket AM2+」に対応できる。Socket AM2+は、AM2との後方互換性を持つソケットだ。こうした事情のため、AMDはデュアルプロセサ以上のサーバーでは従来のHyperTransport、シングルプロセッサではHyperTransport 3.0と、I/Oサポートで逆転現象が起こる。

　また、AMDはハイエンドデスクトップでもBarcelonaと同ダイのクアッドコアファミリを投入する。AMDのデスクトップCPUのコードネームは再びシャッフルされている可能性がある。デスクトップでは2007年のSocket AM2+からHyperTransport 3.0サポートとなる。また、2008年の「Socket AM3」からはDDR3メモリもサポートされる予定だ。

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(2007年2月14日)

[Reported by 後藤 弘茂(Hiroshige Goto)]