Fall Microprocessor Forumレポート

カンファレンス会期：10月10日～11日(現地時間)

会場：米カリフォルニア州サンノゼ DoubleTree Hotel

　富士通は、SPARC64アーキテクチャでデュアルコア構成の「SPARC64 VI」プロセッサの詳細をFall Microprocessor Forum(Fall MPF) 2006で明らかにした。

講演者の井上愛一郎氏(富士通 サーバシステム事業本部 技師長)

　SPARC64 VIプロセッサは同社の次期高性能サーバー向けプロセッサである。現行世代のSPARC64プロセッサ「SPARC64 V+」と比べて大きく変わった点は、性能向上のためにマルチコアとマルチスレッドを導入したこと。前世代の「SPARC64 V」と同じCPUコアを2個搭載した。マルチスレッドでは「VMT(Vertical Mulit-Threading)」と呼ぶ技術を開発し、チップに組み込んでいる。

　なお、この辺りの概要は、昨年秋のFall Processor Forum 2005(FPF 2005)で発表済みである。今回の講演ではプロセッサの詳細と、開発の進展に伴う性能の評価結果などが示された。ただしチップの全体像を把握するには、2005年の講演内容を一部引用しないと分かりづらい。そこで本稿ではFPF 2005の発表内容を適宜引用しながら、SPARC64 VIプロセッサの内容を紹介する。

　講演ではまず始めに、富士通におけるSPARC64プロセッサの開発ロードマップが示された。デュアルコア品の後にクアッドコア(4コア)品を開発するという基本的なところは2005年秋(FPF 2005)のロードマップと変わっていない。主な変更点は、クアッドコア品の名称が「SPARC64 VI＋」から「SPARC64 VII」になったこと。細かい点ではクアッドコア品の動作周波数が2.7GHz超から約2.7GHzへとやや控えめにされたことである。

富士通によるSPARC64プロセッサの開発ロードマップ。開発中の「SPARC64 VI」はデュアルコア、デュアルスレッド構成である。さらに将来はクアッドコア、デュアルスレッド構成の「SPARC64 VII」を開発する予定	2005年のFPF 2005で示されていた開発ロードマップ。このときは、クアッドコア、デュアルスレッド構成のチップが「SPARC64 VI＋」となっていた

　SPARC64 VIの動作周波数は2.4GHzに達する。製造プロセスは90nmのCMOS技術、10層銅配線である。チップ(ダイ)寸法は20.38mm×20.67mm。トランジスタ数は5億4,000万トランジスタである。消費電力は最大で120W、標準で80W(ダイナミック55W＋リーク25W)。マイクロアーキテクチャは4命令同時発行のスーパースカラーである。パイプラインは7段構成。

SPARC64 VIチップの内部ブロック図。6MBの2次キャッシュを2個のCPUコアが共有する。CPUコアはSPARC64 Vの強化版	SPARC64 VIチップのレイアウトと主な仕様。FPF 2005で発表されたもの。なお今回の講演では最後に、講演者の井上氏が「撮影禁止」の下で聴衆にチップ写真を示すパフォーマンスを見せた。写真を一見した印象では、ほぼこのレイアウトの通りだった
パイプライン構造。赤色の下地があるのは、VMT(Vertical Mulit-Threading)技術を組み込んだブロックである	FPF 2005で発表されたときのパイプライン構造。VMTの導入によるCPUコア当たりの論理ゲート規模の増分は約2%となっている。VMTの導入が、シリコンの面積(量産時の製造コストに相当)にはほとんど影響していないことが分かる

　演算性能は、整数演算に関してはCPUコア当たりだとSPARC64 Vとほぼ変わらない。デュアルコアなので、チップ当たりではSPARC64 Vの2倍の性能となる計算である。一方、浮動小数点演算性能はCPUコア当たりでSPARC64 Vよりも25%高い値を示した。チップ当たりではSPARC64 Vの2.5倍になる。

整数演算性能のベンチマーク。棒グラフの左が前世代のSPARC64 V、右が開発中のSPARC64 VI。縦軸はCPI。棒グラフが短いほど性能が高くなる	浮動小数点演算のベンチマーク。見方は整数演算性能のベンチマークと同じ

　今回興味深かったのが、データの信頼性確保に関する内容である。想定している用途が高性能サーバーであることから、マイクロプロセッサの演算処理中にデータが何らかの理由で化けたりするようなことがあってはならない。そのために、パリティ符号あるいは誤り訂正コード(ECC)をありとあらゆる個所に張り巡らした。またデータの誤りを検出したら命令の実行をやり直す、リトライ機能を搭載している。これらの対策をほどこした結果、中性子線ソフトエラーに対して非常に高い耐性を得た。

　このほか講演では、SPARC64 VIの消費電力分布や、次々世代品である「SPARC64 VII」の内部ブロックなどを示していた。

データの誤り対策の概要。パリティ符号あるいはECC(誤り訂正コード)を駆使している	誤り対策を装備した個所。黄色の三角(データパリティ)、丸(アドレスパリティ)、四角(ECC)で示した。すべてのブロックに何らかの誤り対策が施されていることが分かる	リトライ機能。命令実行後に誤りを検出すると、検出時点のプログラムカウンタ(PC)の値に戻って命令実行をやり直す
中性子線ソフトエラーの測定結果。左がデータを保持した状態での誤り発生数。中央はテストプログラムを走らせたときの誤り発生数。測定では中性子線ビームを照射しているので、試験条件は実際の使用条件よりもはるかに厳しい状態であることに注意されたい	SPARC64 VIチップの消費電力分布(標準値)。左は消費電力をリーク電力とダイナミック電力に分け、ダイナミック電力を回路種別で分類したもの。リーク電力とRAMのダイナミック電力が大半を占めている。右はコアとキャッシュで分けたもの。2次キャッシュの占める割合が高い	次々世代品となるSPARC64 VIIの内部ブロック。CPUコアを4個搭載する。65nm技術で製造したときの動作周波数は2.7GHz、チップ寸法は21.8mm×21.3mmとなる見込みじ

□Fall Microprocessor Forumのホームページ(英文)
http://www.in-stat.com/FallMPF/06/
□関連記事
【10月10日】Fall Microprocessor Forumが10月9日に開幕
http://pc.watch.impress.co.jp/docs/2006/1010/fmpf01.htm
【2005年5月31日】【SPF】Sun Niagaraともう1つのメニイコア
http://pc.watch.impress.co.jp/docs/2005/0531/spf07.htm
【5月24日】【SPF】高性能DSPに対する2つのアプローチ
http://pc.watch.impress.co.jp/docs/2006/0524/spf06.htm
【2005年10月28日】【FPF】Power旋風が吹いたマルチコアプロセッサ
http://pc.watch.impress.co.jp/docs/2005/1028/fpf04.htm

□Spring Processor Forum 2006レポートリンク集
http://pc.watch.impress.co.jp/docs/2006/link/spf.htm

(2006年10月11日)

[Reported by 福田昭]