Fall Processor Forum 2005レポート

カンファレンス会期：10月25日～26日(現地時間)

会場：米カリフォルニア州サンノゼ　DoubleTree Hotel

　今年のFall Processor Forumのプレミアムスポンサーは米IBMである。そのためかどうかは分からないが、PowerPCアーキテクチャのプロセッサに関する講演が今回は多く、全部で4件の講演があった。一般講演の総数が19件、その中でマイクロプロセッサ関連の講演が13件であるので、かなりの割合であることが分かる。そこで最初は、PowerPCアーキテクチャのマルチコアプロセッサを紹介していこう。

●ベールをぬいだマルチコアプロセッサ開発ベンチャー

Jim Keller氏(米P.A.Semi VP Engineering)

　マルチコアプロセッサの開発ベンチャーである米P.A.Semiは、PowerPCアーキテクチャの64bitマルチコアプロセッサ「PWRficient」を発表した。

　同社は、マイクロプロセッサのアーキテクトとして著名なDan Dobberpuhl氏がCEOとして率いるベンチャー企業である。Dobberpuhl氏は米DEC(Digital Equipment Corp.)でAlphaプロセッサやStrongARMプロセッサなどの開発に携わってきた。

　P.A.Semiはマルチコアプロセッサを開発中とされており、最初の開発成果が今回、披露されたことになる。なお同社は10月24日に、IBMからPowerPCアーキテクチャのライセンスを受けたことをプレス発表した。

　「PWRficient」の特徴は、動作時消費電力の低さにある。最初に製品化するデュアルコア版の「PWRficient 1682M」チップは2GHzで動作する。動作条件によって変化するものの、動作時の消費電力は5W～13Wにとどまるという。「PA6T-1682M」のサンプル出荷は2006年第3四半期の予定である。

最初に製品化される「PWRficient 1682M」チップの内部ブロック。2MBの2次キャッシュ、2個のDDR2メモリコントローラ、8個のPCI Expressインターフェイス、2個の10Gbit Ethernet(XAUI)インターフェイスなどを搭載する	製品ロードマップ。シングルコア品を2007年前半に、4コア品を2007年後半に、8コア品を2008年に出荷する計画である	プロセッサコアとチップの消費電力。2GHz動作時の代表値は13W、最大値は25Wとある。最大値と代表値の差が大きい

消費電力を抑える技術。プロセッサコアとI/Oで電源ドメインを分ける、動作周波数と電源電圧を動的に変更する、動かさないI/Oの電源をオフにするといった工夫をこらした。きめ細かい工夫の積み重ねで、代表値の消費電力を下げていったことがうかがえる	「PWRficient 1682M」チップの性能諸元

　「PWRficient」で開発された要素技術は主に、プロセッサコア「PA6T」、オンチップバス「CONEXIUM」、I/Oサブシステム「ENVOI」の3つである。

「PWRficient」の要素技術。プロセッサコア「PA6T」、オンチップバス「CONEXIUM」、I/Oサブシステム「ENVOI」で構成する	プロセッサコア「PA6T」の概要。スーパースカラー構造とアウトオブオーダー処理を採り、3命令を同時に発行する	「PA6T」のパイプライン。19段と長い

オンチップバス「CONEXIUM」の概要。データ転送はクロスバースイッチでやり取りする	I/Oサブシステム「ENVOI」の概要。PCI Expressや10Gbit Ethernet(XAUI)などは、SERDESを介してデータを入出力する

●IBMとFreescaleがそれぞれPowerPCチップを講演

　米IBMは、PowerPCアーキテクチャのマルチコアプロセッサを2件、講演した。

　1件目は、64bitプロセッサ「PowerPC 970」のプロセッサコアを2個搭載した、デュアルコア構成のプロセッサ「PowerPC 970MP」である。

　「PowerPC 970MP」は1.2GHz～2.5GHzの周波数で動かす。2.5GHz動作時の処理性能は9250DMIPS/コア、消費電力は100Wに達する。性能向上のため、コアごとに1MBと大容量の2次キャッシュを積んだ。

講演者のNorman J. Rohrer氏(米IBM Distinguished Engineer)	「PowerPC 970MP」のチップ写真。2次キャッシュが半分近くを占めていることが分かる

「PowerPC 970MP」の成り立ち。SIMD(single instruction multi-data)拡張を搭載したコアをデュアル構成にし、各コアに大容量の2次キャッシュを備え付けた	「PowerPC 970MP」の性能諸元

　「PowerPC 970MP」では消費電力を抑えるために、デュアルコアを独立に制御する機構を設けている。コア0(C0)とコア1(C1)に独立に電源系を配置しており、C1だけ電源をオフにできるほか、コアごとに低消費電力モード(Dozeモード)に入れる。

コア0(C0)とコア1(C1)を独立に制御する	低消費電力制御のフロー。二つのコアで動作周波数は同じに保つ。低消費電力モードではDozeモードには各コアが独立に入る。さらに深い、Napモード以下へは両方のコアが同期して入ることになる

動作周波数制御と電源電圧制御が消費電力に与える効果	動作条件による消費電力の違い(推定値)

　2件目は、米Microsoftのテレビゲーム機「Xbox 360」用に設計したカスタムチップの講演である。Xbox 360用プロセッサは3つのPowerPCコアを内蔵し、3.2GHzで動く。グラフィックス性能を重視しているため、グラフィックスエンジンとのデータのやりとりを高速化した設計となっている。

講演者のJeffrey D. Brown氏(米IBM Chief Engineer-Microsoft CPU Project)	Xbox 360用PowerPCプロセッサの概要

FSB(Front Side Bus)に特徴がある。グラフィックスエンジンチップ(GPU)との間で、データを高速にやりとりしなければならないからだ。なおGPUはカナダのATI Technologiesが設計した。FSB部分は、GPU側を含めてIBMが設計した	Xbox 360用PowerPCプロセッサのパッケージ

　米Freescale Semiconductorは、組み込み分野に向けたPowerPCアーキテクチャーのデュアルコアプロセッサ「MPC8641D」について講演した。ただし講演内容は対称型マルチプロセッシングと非対称型マルチプロセッシングの議論が中心で、プロセッサそのものに関しては、ほとんど触れなかった。

講演者のToby Foster氏(米Freescale Semiconductor System Architect)	「MPC8641D」の概要。「e600」コアを2個内蔵した

●富士通のマルチコア64bit SPARC

　このほか、富士通がSPARC64アーキテクチャででデュアルコア構成の「SPARC64 VI」プロセッサを発表したので紹介したい。

　富士通は同社の高性能サーバー向けに、SPARC64アーキテクチャのプロセッサを開発してきた。「SPARC64 VI」で大きく変わった点は、マルチコアとマルチスレッドを導入したことである。コアは前世代の「SPARC64 Ⅴ」と同じものを2個搭載した。マルチスレッドでは「VMT(Vertical Mulit-Threading)」と呼ぶ技術を開発した。

講演者の丸山拓巳氏(富士通 エンタープライズサーバ開発統括部第一プロセサ開発部プロジェクト課長)	富士通によるSPARC64プロセッサの開発ロードマップ。「SPARC64 VI」からマルチコア、マルチスレッドに変わった	「SPARC64 VI」チップ。動作周波数は最大2.4GHz。6MBと巨大な2次キャッシュを積む。プロセッサコア自体は「SPARC64 V」と同じである

　「SPARC64 VI」プロセッサの次に登場する計画なのが、4コア構成の「SPARC64 VI+」プロセッサである。講演では同プロセッサについても少しだけ触れていた。

VMT(Vertical Mulit-Threading)の概要。アウトオブオーダーとの組み合わせで処理性能を高めている	VMTの効果。2次キャッシュミス時に効果を発揮する	「SPARC64 VI+」の概要。4コア構成で2スレッドを同時に実行する

□Fall Processor Forum 2005のホームページ(英文)
http://www.instat.com/fpf/05/index.htm
□P.A.Semiのホームページ(英文)
http://www.pasemi.com/
□IBMのホームページ(英文)
http://www.ibm.com/
□Freescale Semiconductorのホームページ(英文)
http://www.freescale.com/
□富士通のホームページ
http://jp.fujitsu.com/
□関連記事
【10月27日】【FPF】マルチコア普及への平坦でない道のり
http://pc.watch.impress.co.jp/docs/2005/1027/fpf03.htm

(2005年10月28日)

[Reported by 福田昭]