トライゲートトランジスタ

6月12日(現地時間)発表

　米Intelは12日(現地時間)、電力性能比を大きく向上させるトライゲートトランジスタ技術の開発に成功したと発表した。

　トライゲートトランジスタは、トランジスタ周囲の3面をゲートで囲んだ3次元構造のトランジスタ。現行の平面型プレーナー型に比べ、リーク電流を小さくできるのが特徴。

　今回同社は、トライゲートトランジスタ構造、High-k(高誘電率ゲート絶縁膜)、歪みシリコン技術を統合。これにより、現在の65nmプロセスのトランジスタと比較して、スイッチング速度(駆動電流)を45%向上ないしリーク電流を1/50に削減。同時にスイッチング電力を35%削減した。

　同社では今後、45nmプロセス以降の製品でこの技術を用いる予定で、今後10年に渡り「ムーアの法則」を延長できるとしている。

□Intelのホームページ(英文)
http://www.intel.com/
□ニュースリリース(和文)
http://www.intel.co.jp/jp/intel/pr/press2006/060613.htm
□関連技術
【2003年11月5日】インテル、45nmプロセスに向けたリーケージ削減技術などを発表
http://pc.watch.impress.co.jp/docs/2003/1105/intel.htm
【2003年6月12日】Intel、30nmトライゲートトランジスタが開発段階に
http://pc.watch.impress.co.jp/docs/2003/0612/intel2.htm

(2006年6月13日)

[Reported by wakasugi@impress.co.jp]