■後藤弘茂のWeekly海外ニュース■ Clovertownでクアッドコア時代に突入する2007年のIntel

●クアッドのClovertownが2007年第1四半期に登場

　すでにIntelが米国でプレス向けにアナウンスしたように、同社は2007年、IA-32系DPに、クアッドコアCPUの投入も始める。第1四半期にはDP(Dual-Processor)向けの「Clovertown(クローバタウン)」をリリースする予定だ。さらに、Intelは2007年に、DPだけではなくIA-32系のMP(Multi-Processor)サーバーとハイエンドデスクトップPC向けにクアッドコアを投入する計画だ。Pentium Extreme Edition(XE)クラスのハイエンドデスクトップ向けのクアッドコアCPU「Kentsfield(ケンツフィールド)」も、予定が繰り上がって来ておりClovertownからそう遠くない時期に登場すると推測される。

　2005年にデュアルコアへと急転換したIntelは、Clovertown系CPUの投入で、2007年にはクアッドコア時代に突入する。しかし、クアッドコアに見合うだけのバス帯域を提供しないままの、いびつなマルチコアシフトとなりそうだ。CPUコアと周辺回路の設計も、クアッドコアに最適化した形にはならない。デュアルコアCPUのダイ(半導体本体)を2個、ワンパッケージに納めたソリューションになると見られる。

　また、IA-32系DPへのクアッドコア投入を急いだ結果、Intelのサーバー&ワークステーションCPUロードマップは、DPとMP(Multi-Processor)で、アーキテクチャが揃わないちぐはぐなロードマップとなってしまっている。IA-32系DP以下はクアッドコアが登場するのに、IA-32系MPは同時期にはデュアルコアのまま。CPUマイクロアーキテクチャは、DPが新しいMerom(メロン)系に移行するのに、MPは従来のNetBurstアーキテクチャのままだ。そのため、かなり複雑なロードマップとなってしまっている。

●不揃いなMeromアーキテクチャへの移行

　サーバー&ワークステーションCPU全体を眺めると、不揃いな移行戦略がよく見える。

　IA-32系DPサーバーCPUでは、PC向けCPUと同時期に新Merom系マイクロアーキテクチャのデュアルコアCPUへの移行が始まる。Merom系のサーバー版「Woodcrest(ウッドクレスト)」は、Xeon系ブランドで5000番台のProcessor Numberで登場する。登場は、デスクトップの新アーキテクチャCPU「Conroe(コンロー)」と同じ、2006年第3四半期。最高クロックは3GHzと、Conroeの2.66GHzよりやや高い。これはTDP(Thermal Design Power:熱設計消費電力)枠がデスクトップのConroe(65W)よりWoodcrest(80W)の方が高いためだ。そして、Woodcrestの2四半期後に、クアッドのClovertownが登場する。かなりの過密スケジュールだ。

　それに対して、IA-32系MPでは新アーキテクチャへの移行は1フェーズ遅くなる。少なくとも2007年頭までは、Merom系に代替わりしない。その代わり、Intelは、MP向けには、NetBurst(Pentium 4)アーキテクチャの改良版デュアルコア「Tulsa(タルサ)」を2006年第4四半期に投入する。Tulsaは16MBと大容量のL3キャッシュを積みながらも、TDPは従来Xeon MPレベルに抑えた65nmプロセスCPUだ。MP向けCPUが新アーキテクチャへと移行するのは、クアッドコアの「Tigerton(タイガートン)」が登場してからになる見込みだ。

　IA-64系は、2005年中盤に登場するはずだったIA-64系デュアルコアの「Montecito(モンテシト)」が2006年第2四半期末にようやく「Itanium 2 9xxx」として登場する。Montecitoがスリップした影響で、2006年の予定だった後継のデュアルコアIA-64「Montvale(モンベール)」は2007年になり、IA-64初のクアッドコア「Tukwila(タックウイラ)」やオクタコア「Poulson(ポルサン)」はさらにその先へずれ込んでいる。

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ISSCC時に示されたIntelのサーバーロードマップ

●WhitefieldとClovertownの2つのアプローチ

　Intelは、もともとIA-32のクアッドコアで2つのプランを持っていた。1つは、インターフェイス回りを完全に一新した新CPU「Whitefield(ホワイトフィールド)」、もう1つが既存FSB(Front Side Bus)互換のClovertown系クアッドコアだ。

　Whitefieldは、「Common Platform」と呼ばれる、IA-32系とIA-64系の共通インターフェイス仕様に基づくCPUで、「Fully Buffered DIMM(FB-DIMM)」と、シリアルFSB「CSI」のインターフェイスを内蔵する予定だった。CPUのバス帯域を一気に上げることで、マルチコアに必要なデータ転送帯域を確保するプランだ。しかし、同じCommon PlatformでSocket互換のIA-64 CPU「Tukwila(タックウイラ)」がずれ込み、同時にWhitefieldは中止(現在のロードマップにはない)になり、Tigertonへと切り替わった。

　同じサーバー向けクアッドコアでもClovertown/Tigerton系は、FSBは既存技術またはその延長となる。DP向けのClovertownは、Bensleyプラットフォーム、つまり、Intel 5000P(Blackford:ブラックフォード)チップセットベースで投入される。これは、既存のPentium D系と、FSB互換であることを意味している。

　元々Intelは、MP系はCommon Platformで、DP系は既存FSB互換で行く予定だった。だが、現在は、MP系もDP系と同様に従来FSBと互換を持たせたアーキテクチャになっている。これは、設計期間を短縮して、クアッドコアの導入を全セグメントで早めた結果だと見られる。Intelとしては、2007年にクアッドコアK8を投入するAMDに対抗するために、クアッドコアCPUの投入を急ぐ必要があった。そのため、より簡易に投入でき、チップセットの変更も必要がないか最小限で済む、既存FSBアーキテクチャベースのクアッドコアに集中することにしたと見られる。

●開発期間とトレードオフのデュアルコア設計

　CPU設計の複雑度は、イコール開発期間の増大となる。デュアルコアシフトでは、Intelは出遅れを取り戻すために、何よりもスピードを優先させた。そのため、下の図のように、NetBurst系デュアルコアでは4段階のアプローチを取った。

Presler/Dempsey	シングルコアCPUのダイ2個をワンパッケージに
Smithfield	シングルコアCPUのダイ2個をワンダイに
Paxville	CPUコア2個を1つのFSBにオンダイで接続
Tulsa	完全に統合しL3キャッシュを共有

IntelのNetBurst系デュアルコアと設計期間 PDF版はこちら

　開発スピードを優先するからこそ、Intelは、初のデュアルコアだったPentium D(Smithfield:スミスフィールド)では、2個のCPUのダイ(半導体本体)を接合したに近い簡易な設計を取った。また、65nm版Pentium D(Presler:プレスラ)では、シングルコアの65nm版Pentium 4(CedarMill:シーダーミル)のダイ(半導体本体)を2個載せた、マルチダイアプローチにした。Preslerなら、新シリコンの設計は不要なので、最短で製品化できる。

　ただし、PreslerとSmithfieldのアプローチでは、キャッシュのコヒーレンシはバスを通じて行なう必要があり、それがパフォーマンスを削ぐ。また、実質的に1つのFSBに2プロセッサがぶらさがるトポロジとなるため、FSBの高速化にハードルがある。90nm版デュアルコアXeon(Paxville:パックスビル)では2コア間のオフチップのトランザクションがなくなるため、パフォーマンスが上がる。Tulsaでは、共有L3キャッシュによって分離キャッシュより10%程度の効率向上が見込まれているという。

Paxville and Tulsa Bus Interface PDF版はこちら

　IntelはMP構成のためには、PaxvilleとTulsaのような、オンダイでFSBを統合したCPUを必要としている。現在のIntel x86 CPUのFSBの転送レートでは、1バスに接続できるのは2ロード、つまり2個のCPUまで。IntelのMP用チップセット「Intel E8500/E8501(Twin Castle:ツインキャッスル)」では、2つのFSBにそれぞれ2 CPU/2ロードを接続して、4 CPU構成を実現するトポロジとなっている。SmithfieldやPresler型のアプローチでは、既存のチップセットでは4 CPU構成を取ることができない。

　簡単に言うと、左へ行くほど迅速に設計できるが性能が削がれMP構成は制限される、右へ行くほど設計期間は長くなるが性能面の利点が大きくなりMP構成も可能になる。トレードオフだ。

●四半期単位で伸びるCPUの設計期間

　実際に、どの程度開発期間は長くなるのか。

　2005年8月のHotchipsカンファレンスでのIntelの説明によると、Smithfieldは約9カ月と、CPU開発としては極めて短い期間で完成できたという。そして、さらに簡易なPreslerはCedar Millと同時期に市場に出てきた。それに対して、2つのCPUコアを統合してFSBを1つに統合したPaxvilleは、Smithfieldより2四半期ほど投入が遅れた。Tulsaは、2003年頃からロードマップにあり、65nm世代のシングルコアよりも3四半期遅れでようやく登場する。設計の複雑度にともなって、開発期間は四半期単位でどんどん延びることがわかる。

　Intelは、次のクアッドコアシフトも同様に、スピードを優先している。そのため、パフォーマンスや効率よりも、“クアッドコア”という名を優先して、より簡易な設計を取るだろう。Intelがこれだけ迅速にクアッドコアを投入できることは、Clovertown系が設計変更を最小に留めた、つまり、デュアルダイであることを強く示唆している。Conroeから2四半期のタイムラグでクアッドコアを投入するためには、シリコンを新たに設計していてはおそらく間に合わないからだ。

　特に、Merom系は新マイクロアーキテクチャであるため、基本ファンクションの検証に時間がかかり、派生アーキテクチャの開発と検証はどうしてもフェーズがずれてしまう。検証期間を十分に取ろうとすると、新シリコンは難しくなる。例えば、Tulsaにように共有L3を備え、アービタがFSBと2個のCPUコアとL3のハンドリングを行なう設計となると、どうしても1年以上の設計期間が必要となる。開発期間を考えると、2007年前半のIntelのクアッドコアは、いずれも手間のかからない設計となるだろう。また、2007年中は、デュアルコアでのTulsaのように、本格的にクアッドコアへと統合したCPUは登場しないだろう。実際、Whitefieldが消えた今、ロードマップにそうした製品の計画はない。

●MPとDPで異なるFSB要求

　Intelの発表など等からも、設計の簡易化を図る姿勢はうかがえる。下が2006年2月にIntelのMooly Eden氏(VP & GM, Mobile Platforms Group, Mobile Technology)が行なったWebcastのプレゼンテーションだ。プレゼンテーションでは、Merom世代CPUファミリのサーバーCPUについてはクアッドコアも含めて「ワイドレンジのL2キャッシュサイズ」となっている。このことから、TigertonはL3キャッシュも持たないことがわかる。また、プレゼンテーションの図を見る限り、Tigertonも2コア毎に分離された2つのL2キャッシュを持つように見える。ただし、ダイのグラフィックスは実際のダイ写真を反映したものではないと書かれているため、確かではないが。

Platform Scalable Micro-Architecture

　もっとも、IntelがクアッドコアをMPに導入するためには、Smithfield/Presler型のデュアルFSBの手法を採ることはできない。FSBを高速に保ったまま、1つのFSBバスに2個のCPUを接続できないからだ。そのため、CPUかチップセットか、どちらかのシリコンを変える必要がある。

　まず、既存のチップセットに接続するなら、PaxvilleやTulsaのようにFSBを統合する必要がある。このケースでは、Eden氏のプレゼンテーションを見る限り、Paxville型のアプローチだと推測される。また、Intelはチップセット側を設計変更するという選択肢も持っている。4つのFSBを備えるノースブリッジチップは物理的に難しいが、2つのFSBを備えるノードコントローラを2個連結するといった手法を採ることも原理的にはできる。

　まだぶれが大きい、IntelのサーバーCPUロードマップ。IntelのCPU全体のバランスを見ると、現在、サーバーCPUはアーキテクチャ的にライバルに対して弱い。ライバルと言うのは、AMDだけでなく、RISC系CPUも含めてで、Intelが先進イメージを維持できなくなっている。現状では、無敵に近い状態のモバイルCPUとは対照的で、IntelのCPUアーキテクチャがアンバランスになっている。Intelは、このゆがみを、今後1～2年で修復して行く必要がありそうだ。

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(2006年2月21日)

[Reported by 後藤 弘茂(Hiroshige Goto)]