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PSPチップの消費電力は500mW




●学会でPSPチップの概要を発表

 ソニー・コンピューターエンタテインメント(SCEI)の携帯ゲーム機「PSP (PlayStation Portable)」のチップの概要がまた少し明らかになった。

 ソニーとSCEI、そしてSony LSI Designは、8月後半に開催されたチップ業界カンファレンス「Hotchips 16」(8月22〜24日開催)で、PSPチップの概要を発表した。Hotchipsでのプレゼンテーションを見ると、新たにいくつか面白い情報が明らかにされている。

 HotchipsではPSPチップの中核となる3DグラフィックスエンジンやH.264(AVC)ビデオデコーダなどの概要が明らかにされた。また、消費電力はH.264ビデオデコード時で500mWより下に抑えられていることも説明された。これは、PSPがかなりの長時間駆動が可能であることを示している。

●デコーダは720×480ドットの解像度までサポート

 PSPは、高品質で高圧縮な動画圧縮技術であるH.264(AVC)のデコーダユニットを搭載する。今回発表されたPSPチップのH.264(AVC)デコーダのスペックで興味深いのは、PSPチップが最大720×480ドットで30fpsのLevel3までカバーすること。

 これがなぜ面白いかというと、PSPの液晶ディスプレイの解像度は480×272ドットで、コンテンツ保護のためにビデオ出力も備えないからだ。つまり、PSPチップは、理論上はオーバースペックとしか思えないレベルの解像度までカバーしていることになる。

 高解像度サポートの理由は、今のところわからない。しかし、SCEがUMDのビデオコンテンツとして720×480ドットまでを想定していることは示唆している。実際、昨年のインタビューでソニー/SCEIの久夛良木健氏(ソニー副社長/SCEI社長兼CEO)は「UMDとPSPは全く独立したもの。だから当然UMDは、ほかの機械に挿さる。フォーマットはUMD上にあるのであって、PSP上にあるわけじゃない」。「UMD自体は家の中のSD(TV)システムのためのメディアと考えているから、ステーショナリ(据え置き型)系へも当然広がる。TVに挿してもいいし、ミニコンポに入れてもいい、クルマに挿してもいいかもしれない」と語っている。

 つまり、UMDビデオのフォーマットは、480×272ドットのPSPにだけ合わせて作られているのではいということだ。「SD(TV)はDVDからUMDに持っていきたいと思っている」(久夛良木氏)ため、UMDビデオフォーマットにも720×480ドットが含められるわけだ。

 もっとも、PSP向けのチップがそのままTVや家電に搭載されるとは考えにくい。久夛良木氏自身も「PSPのLSIのスペック自体は、携帯機であるPSPプレーヤーに合わせて作っている。ステーショナリ系に持って行くとすると、あのLSIではだめだ」と語っていた。そうすると、PSP自体は480×272ドットの出力しか必要としないが、UMDビデオの全てのフォーマットを再生できるようにするには720×480ドットビデオのデコードが必要ということかもしれない。

H.264 Decoderブロックダイアグラム
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●ビデオ再生時の消費電力を500mWに

 また、今回SCEIはPSPチップの消費電力も明らかにした。それによると、H.264デコード時で500mWより低い電力消費だという。SCEIは3Dゲーミング時の消費電力は明らかにしていない。しかし、H.264デコードもPSPチップの中では重い処理のはずなので、3Dゲーム時の消費電力がこれより大幅に多いとは思えない。

 MPEG-4よりもずっとヘビーなH.264デコードで500mWは優秀な数字だ。しかし、500mW程度の消費電力は、PSPチップには必然だと言える。それは、軽量かつ長時間バッテリ駆動を実現するには、このクラスの消費電力に抑えることが条件だったからだ。

 例えば、PSPに搭載するリチウムイオンバッテリが6.5Wh程度だとすると、8時間駆動を実現するには、システム全体の平均消費電力を800mW程度に抑えなければならない。バッテリを10Whにしたとしても、8時間駆動の消費電力は1.25W。重量を考えたら、おそらくこのあたりが限界だ。PSPの場合は、液晶ディスプレイと光学ディスク「UMD」ドライブでも電力を食われるため、チップの消費電力はぎりぎりまで抑える必要がある。

 もっとも、PSPで採用している省電力技術自体はそれほど特殊なものではない。まず、PSPチップでは、クロックゲーティングでクロック供給を制御することで、電力を抑える。チップ上のロジックを、いくつかの部分(アイランド)に分け、利用していないアイランドへのクロックを止めて無駄な電力消費が発生しないようにする。

 また、PSPでは、3Dグラフィックスユニット、H.264デコーダユニット、AVEユニットの3大ユニットに、それぞれ分離した電力供給を行なっている。ユニットごとに、電力供給を完全にシャットダウンすることで、無駄を省く。

 PSPにとって幸いなのは、多用途なマルチメディアデバイスという特性から、専用ユニットが全部同時に使われるケースがほぼありえないことだ。例えば、3Dゲームをプレイしている最中には、H.264ビデオ再生は行なわない。逆に、ビデオを観ている間は、ゲームエンジンは停止させておいていい。

 また、PSPチップの電圧のスケーラビリティも明らかにされた。PSPチップはCPUコアが333MHz、その他のブロックが166MHzで動作している。これらの周波数はピークで、スケーラブルに0.5〜1MHzまで落とすことができる。その場合、コア電圧も最低0.8Vまで下げることができるという。

●テッセレータをジオメトリパイプに搭載

 PSPの3Dグラフィックスエンジンの概要も明らかにされた。パイプラインは下の図の通り。

 サーフィスエンジン(Surface Engine)では、ブレンドとサブデバイドのステージが含まれている。このあたりが、ジオメトリエンジンではなくサーフィスエンジンと呼ぶ理由だと推測される。ベジェ曲面とBスプライン曲面のサポートはPSPの3Dグラフィックスの最大の特徴。そのため、サブデバイドステージに、平面分割をハードウェアで行なうテッセレータ(Tessellator)を搭載した。テッセレータは16x16の分割で58k patches/secのパフォーマンスとなっている。

 ピクセルパイプは、パイプライン図ではシングルに見えるが、実際には並列化されている。ピクセルのフィルレイトは664Mpixels/sec。グラフィックスコアの動作周波数は166MHzなので、ピクセルの並列度は計算上4になる。PlayStation 2のピクセルパイプは、機能がかなり限定されていたが、PSPではメジャーな機能は下記の通り全て実装されている。

・Environment Mapping
・Projection Mapping
・Texture Mapping
・Bilinear & Trilinear Filtering
・MIP Mapping
・Shade Mapping
・Hardware Lighting
・Alpha Blending
・Depth Test
・Stencil Test
・Fogging
・Dithering
・16/32bit pixel color

 PSPチップには、オーディオなどのデコードのためのリコンフィギュラブル(re-configurable)DSPが内蔵されているが、この概要も明らかになった。リコンフィギュラブルDSPは、動的にプロセッサのマイクロアーキテクチャを変更できるプロセッサ。処理するデータタイプに応じて、ハードウェア実装するアルゴリズムを組み替えるといったことが可能になる。必要なアルゴリズムをハードウェア回路で構成したり、最適な演算ユニット構成に組み替えることで、電力当たりの性能効率を上げることができる。

 PSPチップのリコンフィギュラブルDSPは「Virtual Mobile Engine(VME)」と呼ばれている。リコンフィギュラブルなベクターエンジンで構成されている。1サイクルでコンテクストのスイッチングが可能で、Coarse grainのスレッディングが可能となっている。

PSP 3Dブロックダイアグラム
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●eDRAMとDDRメモリの組み合わせ

 PSPのメモリは、オンチップの組み込みDRAM(eDRAM)と、外付けのDDR DRAMの組み合わせだ。以前のこのコーナーの記事ではeDRAMだけと間違えていたが、それは初期の仕様で、現在の仕様では外付けDRAMも併用する。

 高速アクセスが可能なeDRAMは合計4MBで、1MBづつ4つのマクロブロックに分かれている。2MB分がグラフィックスコア用、2MB分がメディアエンジン用となっている。つまり、3Dグラフィックス用とビデオデコード用に分かれているわけだ。

 メモリ帯域は、以前のデータではグラフィックス用が5.3GB/secで、ビデオ用が2.6GB/secとなっていた。しかし、Hotchipsのプレゼンテーションを見ると、マクロのコンフィギュレーションはいずれも同じで128bitアクセスが可能に見える。そうすると、DRAM帯域は、各2MB分がそれぞれ5.3GB/secということになる。

 外付けのDDR DRAMは32MBであることしかわかっていない。実装面積を考えると256Mbitチップが1個というのが妥当な構成だが、その場合はメモリ帯域が問題になる。例えば、x32のDDR333を採用した場合にはメモリ帯域は1.3GB/sec程度になってしまう。これは、当初の予定のeDRAM 8MB時の帯域2.6GB/secの半分程度だ。そうすると、特に3Dグラフィックス時に、ジオメトリやテクスチャの圧縮を効かせる必要が出てくる。

 一方、x32の128Mbitチップ2個で64bitインターフェイスにした場合には、今度はコストと実装面積に問題が発生してしまう。SCEとしては、最終的にはeDRAMですべてオンチップにしたいのだが、現状では32MBを内蔵するのはコスト的に見合わない。そこで、こうした中間解にしたと見られる。

 ちなみに、PSPチップの製造プロセス技術は90nmで、7層銅配線。回路規模は600万ゲートに達する。パッケージは540ピンのLFBGA。

PSPチップブロックダイアグラム(一部推定)
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【2003年8月29日】【海外】久夛良木健氏が語る 次世代携帯ゲーム機「PSP」の本当の狙い
http://pc.watch.impress.co.jp/docs/2003/0829/kaigai014.htm
【2003年8月4日】【海外】PlayStation 2に迫るPSPのグラフィックスコア
http://pc.watch.impress.co.jp/docs/2003/0804/kaigai009.htm

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(2004年9月7日)

[Reported by 後藤 弘茂(Hiroshige Goto)]


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