■後藤弘茂のWeekly海外ニュース■ AMDが2005年にデュアルコアCPUを投入

　AMDは、おそらく、2005年にデュアルコアCPUを投入しようとしている。デュアルコア化では、AMDはIntelに先んじる可能性がある。さまざまな状況証拠から、AMDのデュアルコア計画が明らかになり始めた。

　AMDはそもそも2001年10月にK8(Athlon 64/Opteron系CPU)のアーキテクチャ概要を発表した際に、同CPUの基本設計段階で、デュアルコア化を視野に入れて開発したことを明らかにしている。つまり、現在のAthlon 64/Opteronファミリはシングルコアだが、比較的容易にデュアルコアに拡張することが可能だ。

　また、AMDは、今年に入ってデュアルコアについてほのめかし始めている。4月に日本AMDがマイクロソフトと開催した「AMD & Microsoft Software Developer Conference」では、デュアルコア版Opteronの構成例をキャッシュサイズも含めて紹介。また、Computex時にも「機能的にはデュアルコアは可能だ。市場のニーズがあれば、簡単に提供できる」と説明している。

　コンピュータ業界でも、Intelのデュアルコア前倒しと同様に、AMDもデュアルコアを投入するという観測が増えている。ある業界関係者は、Intelがデュアルコアを急ぐ最大の理由は、AMDが2005年第2四半期にデュアルコアOpteronを投入するためだと言う。また、別なCPUメーカー関係者は「デュアルコアは業界の自然な流れ。90nmならAMDはダイサイズの観点からデュアルコアにできる。すぐに導入して来るだろう」と指摘する。

　AMDが投入するデュアルコアCPUは、まずOpteron系ブランドになると推定される。例えば、AMDのDirk Meyer(ダーク・メイヤー)氏(Exective Vice President、Computation Products Group)は、マルチコアCPUについて次のように展望している。

　「一般論としてだが、短期的な展望では、サーバー環境ではマルチコアが自然な流れにあるのは明白だ。今日のサーバーアプリケーションは、すでに自然にマルチスレッディングしているからだ。将来を見ると、クライアントでのマルチスレッディング環境ももっと普通になってゆくだろう。しかし、(サーバーと比べると)ゆっくりとしたペースだ」

　Meyer氏はあくまで一般論として語っているが、AMDの姿勢は明瞭だ。AMDとしてはサーバーでは現時点でもマルチコアが有効で、クライアントでマルチコアが有用になるのは、しばらく先になると考えているわけだ。そのため、AMDはOpteron系からデュアルコアを投入すると予想される。

●デュアルコアK8アーキテクチャの構成

2001年発表時のデュアルコアK8の構成図 PDF版はこちら

　では、AMDのデュアルコアCPUはどんな構成になるのか。まず、基本アーキテクチャ自体はすでに3年前に説明されている。図はAMDによるK8(Opteron/Athlon 64)アーキテクチャの発表時の説明をベースにした、デュアルコア構成の場合のダイアグラムだ。これを見ると、K8が最初からデュアルコアを前提として開発されたことがわかる。

　K8のノースブリッジ機能に含まれる「System Request Queue (SRQ)」が、2つのCPUコアに対するポートを持ち、内蔵の「Advanced Priority Interrupt Controller (APIC)」によって調停される仕組みになっている。AMDによると、デュアルポート化が可能なSystem Request Queue自体は、すでに現在のK8系CPUに実装されているという。そのため、AMDは現行のOpteron/Athlon 64のアーキテクチャのままで、比較的容易にデュアルコア化ができる。

2004年に公開されたDual-Core Opteronの構成例

　さらに、今年4月のAMD & Microsoft Software Developer Conferenceでは、より具体的なデータフロー図も公開されている。この図では、デュアルコアOpteronの各CPUコアがそれぞれ1MBのL2キャッシュを搭載する例が示されている。K8アーキテクチャでは、最初から両コアが専用キャッシュを備えることを前提に、System Request Queueが設置されているためこの構成自体は意外ではない。重要なのは、1MBという具体的なキャッシュ量も示されたことだ。これは、AMDのデュアルコアOpteronプランが、具体的に進んでいることを示す可能性が高い。

　もし、AMDが、4月に示されたデュアルコアOpteronの構成通りのCPUを開発しているとしたら、AMDは3ポートのHyperTransportインターフェイスや、デュアル構成のメモリインターフェイスといった、現在のOpteronのインターフェイス構成は、基本的にそのまま使うものと推定される。だとすると、このデュアルコアCPUは、現在のシングルコアOpteronとバス&ピン互換性を持ち、同じSocket 940に挿せる可能性が高い。HyperTransportやDRAMインターフェイスが現状と同じなら、AMDはCPUソケットを変える必要がない。

　AMDは近い将来にメモリをDDR2に、インターフェイスをHyperTransport 2.0に引き上げる必要がある。しかし、2005年前半は微妙なラインで、従来のメモリ&インターフェイスのインフラにデュアルコアを載せて来る可能性の方が高いと思われる。というのは、まず、サーバーサイドではDDR2の必要性はそれほど高くないからだ。例えば、2プロセッサ構成のOpteronなら4チャネルのDRAMインターフェイスを持つため、メモリ帯域はDDRでも十分に確保される。また、メモリ容量の面では、低速なメモリの方が有利だ。さらに、サーバーサイドのDDR2では、「Fully Buffered DIMM(FB-DIMM)」という懸案もある。Opteronトポロジでは、FB-DIMMは必ずしも有用ではないが、AMDとしては、まだDRAM業界の動向を見る必要があるだろう。

●AMDは90nmプロセスでデュアルコアを投入か

　AMDが2005年にデュアルコアCPUを投入するとしたら、それは90nmプロセスで製造されるはずだ。AMDの65nmプロセスは、2005年には間に合わないからだ。IntelのデュアルコアCPUは基本的には65nmプロセスだが、AMDは90nmでデュアルコアに移行すると見られる。AMDの方がCPUコアが小さいため、これが可能になる。AMDのMeyer氏も、技術的な可能性としては90nmでのデュアルコアを否定しない。

　「(デュアルコアが可能かどうかは)ロジック(プロセス)ではなく、コアがどの程度のサイズかに依存する。その(プロセス技術)ジオメトリ(で製造すること)が経済的に成り立つのかといったビジネスデシジョンも含む」(Meyer氏)

　つまり、コアが十分に小さく、デュアルコア化しても経済的に成り立つチップサイズに収まるなら、技術&経済上、どのプロセス技術でもデュアルコア化がありうるというわけだ。では、90nmのデュアルコアOpteronのダイサイズはどの程度になるのか。

　まず、現在の1MB L2キャッシュのClawHammerのダイサイズ(半導体本体の面積)は193平方mmだ。512KB L2キャッシュしか搭載しない「Newcastle(ニューキャッスル)」コアのAthlon 64 FXはダイが一回り小さいと推定されるが、1MB版のOpteronとAthlon 64系は、どちらもダイサイズは変わらない。AMDのWebサイトのCPUダイ写真を比べても、ダイ自体は同じだ。

　193平方mmはPC向けCPUとしては、比較的大きなダイだ。しかし、AMDの市場シェアがピーク時より落ちている現在では、AMDは、出荷量の少ないサーバー系CPUのダイを比較的大きくしても困らないだろう。AMDのFabは一定の製造キャパシティを持っており、AMDはそのキャパシティを埋めなければならないからだ。そうしないと、Fabへの膨大な投資が無駄になってしまう。つまり、皮肉なことに、AMDは市場シェアが伸びないために、原理的にCPUのダイを大きく保ち機能を強化することができる。

●デュアルコア化してもダイサイズはほぼ同じ

　ClawHammer系は193平方mmのダイだが、じつはその中のCPUコア自体はそれほど大きくはない。

　AMDは、ClawHammerコアの各ブロックのサイズを、昨年10月のMicroprocessor Forumや先週のVTFでのプレゼンテーションで明かしている。それによると、CPUコア自体の占める面積は28%に過ぎない。残りは、1MBのL2キャッシュSRAMが42%、ノースブリッジ機能とI/Oが約30%を占める。

CPUコア	28%	54平方mm
L2キャッシュ	42%	81平方mm
I/O&ノースブリッジ	30%	58平方mm

1MB版K8(ClawHammer)のダイ 拡大図はこちら	同じくダイブロック

　デュアルコアOpteronのCPUコアが、AMD & Microsoft Software Developer Conferenceでのプレゼンテーションの通り各1MBづつのL2キャッシュを持つとしたら、CPUコアとL2キャッシュSRAM部分が2倍になる。しかし、30%のI/Oとノースブリッジ機能部分は、インターフェイスなどを拡張しない限り増やす必要がない。つまり、ダイは約70%増えるだけで済む。

　一方、現在の130nmプロセスから90nmプロセスへの移行で、約70%縮小するため、計算上では同じトランジスタ数のブロックの面積は約50%になる。実際には、最初はそれより縮小率が低くなるため約60%と見積もっておく。そうすると、計算上は90nmでのK8アーキテクチャの各ブロックは下のようになる。

CPUコア	28%	32平方mm
L2キャッシュ	42%	49平方mm
I/O&ノースブリッジ	30%	35平方mm

　この推定で、CPUコアとL2キャッシュがそれぞれデュアルになった場合、各エリアのサイズは下のようになる。

CPUコア	33%	65平方mm
L2キャッシュ	49%	97平方mm
I/O&ノースブリッジ	18%	35平方mm

　これらのブロックを合計すると、ダイは約197平方mmとなる。

DualCoreK8計算図 PDF版はこちら

　つまり、計算上は、AMDは90nmに移行すると、今のOpteronと同程度か、もしかするとそれ以下のダイサイズで、デュアルコアプロセッサを実現できることになる。これは、ダイのコストの増大を招くことなくデュアルコアにできることを意味している。

●デュアルコアのAMD CPUの消費電力と熱

　デュアルコア化でのもうひとつの問題は消費電力と熱だ。CPUコアを増やす分、CPUのトランジスタが増加する。そのため、アクティブ消費電力と、リーク(漏れ)電力が増大してしまう。プロセスの微細化で、どこまでTDP(Thermal Design Power:熱設計消費電力)の上昇を抑えられるかがポイントとなる。AMDのMeyer氏は、その質問に次のように答える。

　「一般論だが、顧客は、どうすれば新機能を容易に市場にもたらすことができるかを理解している。多くの顧客は、確実に、新機能が既存の消費電力の枠内でもたらされることを望んでいる」とMeyer氏は語る。

　940ピンのOpteronのTDPは現在89W程度。もし、AMDがその枠にデュアルコア版Opteronを押し込むことができるなら、デュアルコアの導入はMeyer氏の言う通り、容易になるだろう。だが、そうでなくてもライバルIntelのCPUのTDPはすでに100Wを超えている。そのことは、AMDにまだ余裕があることを示している。IntelがTDPの上限を引き上げるために、同じ技術ベースの筺体や電源周りに、AMDもより高いTDPのよりパワフルなCPUを導入できる。

　現在のところ、AMDがデスクトップにデュアルコアを持ってくる気配はない。業界筋から聞こえてくるのは、あくまでもOpteronでのデュアルコアプランだけだ。しかし、もし、AMDのデュアルコアCPUのダイサイズが現在の1MB版K8と変わらず、TDPも同程度に収まるなら、AMDはそのデュアルコアCPUを、例えばAthlon 64 FX後継としてデスクトップ市場に投入する可能性もある。

　ただし、これは、AMDの90nmプロセスのキャパシティと歩留まり、市場シェアによって左右される。90nmの歩留まりが高くキャパシティが豊富で、にも関わらず市場シェアが伸びない場合は、AMDはCPUのダイを大きくできる。その逆の場合は、AMDはPC向けCPUのダイを小さく保つ必要があるため、デュアルコアのデスクトップは遅くなるだろう。

　もっとも、マーケティング上の戦略はまた別だ。Intelが2005年にデュアルコアを大々的に謳い始めたら、AMDもそれに対抗する可能性はある。すくなくとも、AMDは対抗するCPU自体は持っていることになる。

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(2004年6月9日)

[Reported by 後藤 弘茂(Hiroshige Goto)]