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高速化するDRAM、次々世代のDDR3は最高1.6GHzへ




●拍車がかかったDRAMの高速化

 しばらく静かだったDRAMメモリの動きに変化が出てきた。DRAMの高速化をさらに促進する一方、DRAMのメモリバス回りのアーキテクチャを根本から変えようという動きが出てきたのだ。

 高速化では、次世代メモリ「DDR2」と次々世代「DDR3」の両方で、ターゲットとする転送レートが上にずれた。DDR2では最終的にDDR400の2倍の800Mtps(Mega transfer per second)かそれ以上を狙う。そして、DDR3ではさらにその2倍の1,600Mtpsをゴールとする。つまり、DDR2ではデータ転送が800MHzで、DDR3では1.6GHzで行なわれるようになるわけだ。

 このペースで行くと2010年のPCがデュアルチャネル(128bit)メモリインターフェイス構成のままなら、メモリ帯域は25.6GB/secに達する(転送レート1,600Mtps)ことになる。現在のデュアルチャネルDDR400(6.4GB/sec)の4倍だ。

 また、このペースは、ほぼ年に33%ずつの転送レート向上となる。そのため、CPUの周波数向上ペースにかなり近づく。CPUの周波数向上とのギャップが広がらないことは、CPUの性能向上を助ける。また、DRAMとのギャップを埋めるためのキャッシュ容量増大をある程度緩めることができる。

急速に拡大して行くメモリ帯域
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 DRAMは高速化の一方、メモリバス回りを根本から見直す。新アイデアとして出てきたのは「Hub on DIMM(HoD)」だ。HubチップをDIMM上に載せて、Hub−DRAMチップ間とコントローラチップ−Hub間をそれぞれポイントツーポイント接続する。それにより、メモリ帯域を広げながら、大容量メモリ構成を可能にするという。HoDは次々世代の「DDR3」のためのソリューションのひとつとして提案された。しかし、DDR2でも採用される可能性が出てきた(DDR2-800などで)という関係者もいる。

 HoDのアイデアは、メモリモジュールだけに影響する話ではない。PCやサーバーなどのメモリシステムの構成を変える可能性も秘めている。例えば、メモリモジュールがHoDに移行すると、Intel系CPUもメモリインターフェイスをCPUに統合するようになるかもしれない。コントローラ−Hub間のインターフェイスならサポートしやすくなるからだ。もちろん、AMDのOpteron/Athlon 64も、Hubインターフェイスを統合するようになる。

●ドミノ倒しで高速化する各DRAMアーキテクチャ

 昨年秋までと現時点では、DRAMのロードマップはかなり変わっている。2002年秋までのストーリーは明瞭だった。2003年は「DDR333」で引き継ぎ、DDR400はJEDECでも標準化されずニッチに留まる。2004年前半には次のアーキテクチャの「DDR2-400/533」を立ち上げ、2005年に「DDR2-667」まで高速化する。そして、2007年頃に次々世代のDDR3で800Mtpsから上を狙うという話だった。

 これがドミノ倒しのように変わりつつある。最初に倒れたドミノはもちろんDDR400で、IntelがIntel 865/875(Canterwood/Springdale)系でDDR400サポートを昨年11月に明らかにしたことで、一気にDDR400が2003年の主役に躍り出た。Intel系プラットフォームは、DRAMの最大の用途なので、この影響は甚大だ。その結果、次のドミノが倒れた。それはDDR2-400だ。

 「IntelのDDR400サポートにより、少なくともデスクトップではDDR2-400の芽はなくなった」とあるDRAM業界関係者は言う。つまり、DDR400が市場に根を張ってしまうと、DDR2-400は市場に浸透する隙間がないというわけだ。そうするとDDR2は、デスクトップでは、より高速なDDR2-533主体で立ち上げるしかなくなる。そのため、もしDRAMベンダーがDDR2-533を十分なスピード派生で採れないと、立ち上がりが難しくなる。例えば、DDR2-533が30%しか採れず、残りはDDR2-400だったりすると、DDR2-533の数量は限られ、コスト高になってしまう。各ベンダーの、DDR2-533のスピード派生がどうなのかは、まだあまり見えてきていない。もちろんDDR2-400が全く市場がないというわけではない。モバイルやサーバーはDDR2-400からの展開になりそうだ。

 次に倒れたドミノはセカンドフェイズのDDR2だ。今年2月までの話では、JEDECはDDR2の第2段階として、高速版のDDR2-667の規格を策定するはずだった。しかし、今ではDDR2に800MtpsのDDR2-800が加わっており、次のフェイズはDDR2-667/800を規格化するというストーリーになっているらしい。つまり、DDR2アーキテクチャでカバーするスピードが1段上へ伸びたわけだ。それどころか、もっと高速なレンジも狙っているという声もある。

 こうしたDDR2の高速化の結果、次のドミノが倒れる。それはDDR3だ。

 DDR3は2006年に初期サンプルを生産、2007年に本格量産のスケジュールで、現在JEDECで規格策定を進めている。昨年までの説明ではDDR3は800Mtps(DDR3-800?)からスタートして1,333Mtpsあたりまでを視野に入れるという話だった。だが、これも現在は1,600Mbpsがゴールとなっている。DDR3も、1段上へと転送レートが伸びた格好だ。

●Prefetchアーキテクチャで倍々に

DDRのPrefetchアーキテクチャ概念図
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 このドミノ現象は、DRAMのセル周波数との関係で見るとさらによくわかる。

 DDR系DRAMでは「Prefetch」でデータの転送レートを上げている。SDRAMの場合は、メモリセルアレイとI/Oバッファの間のバス幅は、メモリの外部バスの幅と同じで、動作周波数も同じだった。セルアレイから、n個のデータが1クロック毎に読み出され、そのn個のデータが1サイクル毎に出力されるわけだ。

 それに対して、DDRではPrefetch 2と呼ばれる仕組みでデータを読み出している。DDRでは、メモリセルアレイとI/Oバッファの間のバス幅は、メモリの外部バス幅の2倍。そのため、従来と比べて1サイクル当たり2倍のデータを読み出すことができる。それを、従来の2倍のサイクルタイムで転送する。つまり、2倍のバスで読み出したデータを、2倍のスピードで出力しているわけだ。これがDDR2のPrefetch 4になると4倍のデータになり、DDR3のPrefetch 8になると8倍のデータになる。

 この方式の利点は、メモリセルアレイの周波数を一定に保ちながら、データ転送レートを倍々にできることだ。DRAMではメモリセルの性能はそれほど上がって行かない。大容量化にフォーカスしているからだ。ところが、インターフェイスの転送レートは向上させることができる。そのため、Prefetchアーキテクチャで、メモリセルの性能を上げずに、転送レートを上げようとしているわけだ。

 DRAMベンダーによると、DRAMを生産し始めた段階では、メモリセルアレイが100〜133MHz程度が比較的容易に量産できるレベルで、その上の167MHzになると達成が難しくなり、200MHzになると高歩留まりで生産するのは難しくなるという。事実、昨年の春のPlatform ConferenceではInfineonが「メモリセルアレイの設計を再エンジニアリングしない限り、200MHzの周波数は達成できない。それには、かなりの時間がかかる」と説明していた。そうした理由から、当初はDRAMベンダーはセルが167MHzとなるDDR333、DDR2-667、DDR3-1333を上限と見ていた。実際、SDRAMでは133MHzのPC133までしか標準化されなかった。

 だが、Intelなどシステム設計を引っ張る側がDRAMの高速化を強く望んだため、この法則は崩れた。現在はどうやら、各DRAMアーキテクチャ毎にセルが200MHzのラインまで引っ張ろうという動きになっているようだ。DDR400への流れが、そのままDDR2-800、DDR3世代の1,600Mtpsへと影響しているわけだ。それだけ、DRAMベンダーは無理をさせられていることになる。


DRAMのセルとI/Oの周波数の関係
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●DRAM高速化で急浮上してきたHoDソリューション

 もっとも、ここまでの話は、今年春頃にはすでに確定していたことで、じつは最新ニュースではない。ここへ来て話題になり始めたのは、DRAM高速化にともなう、メモリバスの改革の話だ。それは、DRAM高速化による歪みが顕在化してきたからで、その歪みは、システムのメモリ最大搭載容量の減少だ。

 メモリの高速化と大容量化はトレードオフの関係にある。DRAMチップ自体は2年毎に大容量化できても、インターフェイスの高速化によって1つのメモリバスに接続できるDRAMチップ数が減ってしまうからだ。Gtpsの壁を突破するにはポイントツーポイント接続しかないという指摘もある。このまま高速化が急ピッチで進むと、PCやサーバーに搭載できるメモリの総量がどんどん減っていってしまう。

 例えば、完全にポイントツーポイントになると、デュアルチャネルメモリインターフェイスのPCに搭載できるメモリは、2Gbitのx4チップを使っても4GBに留まってしまう。つまり、7年経っても、PCに載せられる最大メモリの量は今と変わらなくなってしまう。サーバーではこれは致命的だ。そして、64bitアーキテクチャで大容量メモリをリニアに扱えることが利点のひとつであるAMDのOpteron/Athlon 64にとっても手痛い。

 というわけで、DRAMの高速化により、メモリバスの改革は急務になり始めた。誰もが一致するのは、1つのメモリバスに多数のDRAMチップを接続するスタイルの「スタブ型バス」をベースにしているのが問題だという点。そこで、1対1で結ぶポイントツーポイント接続で、根本からDRAMやモジュールを考え直そうという動きが活発になっている。そのアプローチのひとつとして浮上したのがHoDだったというわけだ。そして、DDR2が800Mtpsもカバーすることになったために、DDR2でもHoDという議論が起きたのだと思われる。

 IntelのDDR400サポートから始まって、最後に倒れたドミノがHoDということになる。

DRAMの推定技術トレンド
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【1月29日】【海外】DDR400がJEDEC標準へ、DRAMベンダー各社がこぞってサポートへ
http://pc.watch.impress.co.jp/docs/2003/0129/kaigai01.htm

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(2003年7月4日)

[Reported by 後藤 弘茂(Hiroshige Goto)]


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