会場：Silicon Valley Conference Center
会期：1月28日～29日(現地時間)

　PCのプラットフォーム(チップセットやグラフィックスチップなど)に関する話題を取り上げる開発者向け会議のPlatform Conferenceが、米国カリフォルニア州サンノゼにあるSilicon Valley Conference Centerにおいて開催されている。

　今回のPlatform Conferenceでは、DRAMベンダ各社が今年本格的な導入を検討しているDDR400、さらに2004年に向けて開発を続けているDDR IIなどが話題の中心となったが、それ以外にも、AMDなどDRAMベンダ以外からもいくつかの話題が提供された。ここではAMDの話題を中心にお届けしたい。

●AMDは2月にBartonコアのAthlon XP 3000+、L2キャッシュ増加分は200+?

　AMDはプレスブリーフィングを開催し、報道関係者向けに同社の戦略などを公開した。基本的には先週ニューヨークで開催されたLinux Worldで発表されたことがほとんどで、特に目新しい発表はなかった。

COMDEX/Fallで展示された、BartonコアのAthlon XPを搭載したPC

　しかし、AMD コンピュテーションプロダクトグループ プロダクトマーケティングエンジニアのジョン・クランク氏は、「BartonコアのAthlon XPは、3000+として2月にリリースされる」と述べ、L2キャッシュが512KBに拡張されたBartonコアのAthlon XPのリリースが近いことを明らかにした。OEMメーカー筋の情報によれば、リリース時期は2月上旬あたりということであり、かなり近い時期であることは間違いない。

　なお、気になるクロックだが、今回は明らかにされなかった。現在、L2キャッシュ 256KBのThoroughbredコアを持つAthlon XP 2800+は、クロックが2.25GHz。同じAthlon XPでもBartonになれば、同じクロックで比較した場合、L2キャッシュの容量が増えた分パフォーマンスが上がることになる。

　AMDは、グレード表示に実クロックではなく相対的なパフォーマンスを指し示すモデルナンバーを利用しているので、同じクロックであれば、BartonはThoroughbredに比べてモデルナンバーが増加しなければならない。そこで、「3000+の実クロックは2800+の実クロックに比べてどうなのか」と聞いてみたところ、「確かに同じ実クロックであればBartonはThoroughbredに比べてモデルナンバーは高くなるが、実際にどの程度であるのかは、現在は申し上げられない」(クランク氏)とのことで、具体的には明らかにされなかった。

　OEMメーカー筋の情報によれば、Athlon XP 3000+の実クロックは、システムバス333MHzで、2.25GHzになるとAMDから説明されているという。つまり、Athlon XP 2800+と実クロックは同等だ。これが意味するところは、L2キャッシュが256KB増えた分は、“200+”分であると考えることができる。なお、クランク氏は、その後のBartonのクロックグレードとして3200+が今年の後半に予定されていることも同時に明らかにした。

●システムバス400MHzの可能性を強力にプッシュするNVIDIA

　COMDEX/Fallで話題を呼んだ、Athlon XPのシステムバスを400MHz化する件に関しては、クランク氏は「確かに研究所では研究しているし、検討していることは事実だ。しかし、現時点では具体的な製品に採用する計画はロードマップにはないし、現在予定されているBartonはすべてシステムバスは333MHzとなっている」と述べ、検討していることは認めたが、現時点では具体的に製品に搭載する計画はないとした。しかし、検討していることを認めたのは、COMDEX/Fallの段階よりもより踏み込んでいると言える。

　実は、チップセットベンダの間でも、システムバス400MHz化に関する姿勢は違っているという。400MHz化に最も熱心なのが、NVIDIAだ。実は、333MHz化の時にも最も熱心にAMDに対して働きかけをしていたのが、NVIDIAであったという。実際、nForce2の発表会において、筆者はAMDのヘクター・ルイーズ社長兼CEOに対してシステムバス333MHzの製品化について質問をしたが、あとでNVIDIAの関係者から「よく聞いてくれた。もっともっと質問してくれ」というお願い(?)をされたことがある。要するに、NVIDIAとしては、なんとかAMDに対してプレッシャーをかけて、より高速なシステムバスを採用させたいという意向を持っているということだ。

　ところが、台湾のチップセットベンダは少々風向きが違うようだ。今回のPlatform ConferenceにはVIA Technologies(VIA)が参加していないが、OEMメーカー筋から漏れ伝わってくるVIAの話を聞く限りでは、どうもVIAはシステムバス400MHz化にはあまり熱心ではないようだ。どうしてVIAが熱心でないかは想像の域を出ないが、技術的なハードルがNVIDIAよりも高い可能性がある。というのも、筆者があるVIAのOEM関係者に話を聞いたところ、VIAは技術的には400MHzは難しいと説明しているようだからだ。

　それでは、なぜNVIDIAは問題ないとしているのかと言えば、VIAのKT400に比べてNVIDIAのnForce2の設計が新しい可能性が高い。NVIDIA シニアプロダクトマーケティングマネージャであるマイケル・リム氏は「当社のnForce2は元々システムバス400MHzを前提に設計した。これとDDR400のデュアルチャネルを組み合わせることで、nForce2が本来持つパフォーマンスが発揮できるはずだ」と述べ、システムバス400MHzを利用してこそnForce2のパフォーマンスを発揮できると述べている。

　これに対して、VIAのKT400はどうだろうか? 以前、VIA プロダクトマーケティングシニアディレクター ジー・ウェイ・リン氏と話した時に「当社のKT400は元々システムバス333MHzをサポートできるように設計した」と述べている。とすれば、400MHzはターゲットにしていなかった可能性は高く、実際にやってみたらチップにかなり手を入れなければいけないなどの事態が発生している可能性はある。となれば、VIAが消極的な姿勢になるという可能性がでてくるのだ(ただし、これは推測にすぎない、次回VIAを取材する時に確認してみたい)。

　このように、チップセットベンダ側が割れている状況なので、AMDとしてもシステムバス400MHzに対する決定をまだ待っている。そういう段階である可能性が高いのではないだろうか。

●IBMとの契約で、UMCとは合弁のファブのみの関係に

　AMDはIBMとプロセスルール開発で提携することを明らかにしたが、それに関していくつかの誤解が生じているようなので、ここで整理しておきたい。

　まず、AMDがIBMと結んだのは、65nm(0.065μm)プロセス以降のプロセスルールでSOI、銅配線、低誘電体層間絶縁膜などの技術を応用した最新のプロセス技術を共同開発するというものだ。AMDはこれまで、Motorolaとプロセスルールを共同開発してきた。銅配線の0.18μmプロセス(HIP6L)、0.13μm(HIP7L)をMotorolaと共同で開発し、90nmも一部はMotorolaと共同開発を続けてきたが、事実上はAMDの自社開発となっていた。

　この提携におけるAMDのねらいは、今後をにらみ、プロセスルールの開発で定評のあるIBMの技術、例えばSOIなどを65nmプロセス世代に導入することで開発サイクルを早め、製造技術で先行するIntelを追いかけようというものだ。この共同開発には、65nmプロセス以降でAMDが導入を検討している、300mmウェハも含まれている。

　さて、以前発表されたUMCとの協業だが、IBMとの提携を受けて見直されている。UMCとの提携は、

　[1] 300mmウェハのファブをシンガポールに共同で建設
　[2] 65nmプロセス以降のプロセスをAMDとUMCが共同で開発
　[3] 一部製品をUMCに製造委託

という3つの内容からなっていた。が、AMDとIBMの発表後は、この協力は[1]を除いて破棄されている。IBMとの契約により、ドイツのドレスデンにあるFab30において、65nmプロセスが2005年に導入されるという。ただ、シンガポールに建設中の新工場においてどのようなプロセスルールを導入するかは「現在検討中でまだ決定されていない」(クランク氏)とのことだが、おそらくここでもIBMの技術が導入されることになる可能性が高い(だからこそ[2]が破棄されたのだが)。

　また、「UMCとの提携を発表したときとは経済状況が変わった。市場規模なども変化しており、我々のFab30だけで十分だと判断した」(クランク氏)とのことで、経済状況などの変化により、AMDとしてはFab30で製造できる分だけで十分と判断したためUMCへの製造委託の計画がキャンセルされたと説明されている。

　以上のことをまとめると、AMDの製造計画は以下のようになる。

世代	工場(プロセスルール/ウェハ)
0.18μm	Fab30(AMD & Motorola/200mm)
0.13μm	Fab30(AMD & Motorola/200mm)
90nm	Fab30(AMD & Motorola/200mm)
65nm	Fab30(AMD & IBM/200mm)、シンガポール(?/300mm)

　IBMの製造技術は、Intelと並び称されるほどレベルが高いとされている。この技術がAMDに導入されることで、AMDがIntelに対抗し続けていくための前提条件を揃えつつあるといえるだろう。

●HyperTransport 2.0ではピンあたり5Gbit/secを実現

　また、AMDはHyper Transport 2.0に関して、若干のアップデートを行なった。朝に開催された基調講演では、AMDでHyper Transportを担当しているガブリエル・サルトリ氏(テクノロジエバンジェリズムディレクター)が登場し、Hyper Transportに関する講演を行なった。基本的にはこれまで明らかになっていることの確認だが、今回はHyper Transport 2.0に関してのアップデートを行なった。

　Hyper Transport 2.0の可能性は昨年のWinHECにおいて語られていたが、より高速化されるだけと説明されるなど、詳細に関しては何も語られていなかった。今回サルトリ氏は「2.0では多くの部分は現在の1.05と互換性を持たせる形になる。どちらかといえば、高速化に焦点を当てており、ピンあたり4Gbit/sec～5Gbit/secへの高速化を目指したい」と述べ、2.0では5Gbit/secあたりをターゲットに開発を進めていきたいと述べた。Hyper Transportの動作速度は、最初のバージョン1.0ではピンあたり1.6Gbit/secとなっていたが、現在のバージョン1.05ではピンあたり2Gbit/secへと高速化されていた。2.0ではそれが倍以上に高速化されることになる。なお、実際にバージョン2.0がいつ頃規格化され、導入されることになるのかは特にアナウンスされなかった。

●各社がDDR IIを搭載したメモリモジュールを展示

　このほか、展示会場では各DRAMベンダによるDDR II、DDR400などのモジュールが展示されたほか、SiSが先日発表したSiS R658(SiSのRDRAMチップセット)を搭載したABITのマザーボードなどが展示されていた。

　なお、DDR IIに関しては、JEDECにおける正式な名前が決定した。DRAMベンダ関係者によれば、正式には「PC2-4300」のように、PCの後に「2」という文字を入れてDDR IIのメモリモジュールであることを示す。従来はPC3200のように「-」が入っていなかったのだが、「-」が入ることになった。これにより、DDR400(DDR1ベース)のPC3200とDDR II 400のPC2-3200というように、同じ400MHzでもDDR1とDDR IIの区別ができるようにするという。なお、DRAMベンダによってはPC4300と、従来表記のままである場合もあり、業界全体の浸透はまだまだであるようだ。

モジュール名	DRAMデバイス名	帯域幅(64bit、1モジュール時)
PC2-3200	DDR II 400	3.2GB/sec
PC2-4300	DDR II 533	4.3GB/sec
PC2-5400	DDR II 667	5.4GB/sec
PC2-6400	DDR II 800	6.4GB/sec

Micron TechnologyはDDR II-533を利用したPC2-4300(表記はPC4300のまま)
InfineonのDDR II667を搭載したPC2-5400の試作版、JEDECではまだスペックが決定していないので、とりあえず独自の基板などを利用しているという
エルピーダメモリのDDR400のデモ	SiSが展示したABITのR658搭載マザーボードのSI7。1200MHzのDirect RDRAMを搭載したメモリモジュールPC1200を利用できる

□Platform Conference 2003のホームページ(英文)
http://www.platformconference.com/

(2003年1月29日)

[Reported by 笠原一輝@ユービック・コンピューティング]