●空前のMPUラッシュとなる'99年以降のx86市場

　'99年から2000年にかけて、x86互換MPU市場は、空前の大混雑となる。Intelが次々と新MPUを繰り出すだけでなく、新プレーヤーを含めたライバル4社が、それぞれ複数のジェネレーションのMPUを投入するのだ。AMDの「K6-3」、「K7」、NationalSemiconductor/Cyrixの「MXi」、「Jedi」、「Jalapeno/M3」、IDT/Centaurの「WinChip 3」、「WinChip 4」、そして、新興Rise Technologyの「mP6」、「mP6 II」。

　今週、火曜日から米国サンノゼで開催されている「Microprocessor Forum 98」では、各社が、これら次世代MPUの概要を発表した。とりあえず、各社の発表内容を速報しよう。

●注目のRiseは、ネイティブx86を3命令同時発行

　Rise Technology。ちょっと前までは、半導体業界でもほとんど無名だったこの会社が、今、注目のマトとなっている。久々のx86市場への新規参入とあって、そのテクノロジには関心が集まった。

　Riseによると、同社のmP6はベーシックPCとノートパソコン市場をターゲットにする、ローコストで低消費電力のMPUだという。Socket 7互換だ。

　アーキテクチャ的に見ると、mP6では、Pentium IIやK6のようなRISC風命令への変換は行なわない。ネイティブのx86命令を実行する。これは、CyrixのM IIなどと同じアプローチだ。しかし、mP6はスーパースカラーになっていて、最大3つのx86命令を同時に発行できる。この部分だけを取ると、最大3つのx86命令を同時にデコードできるPentium IIと同等ということになる。また、mP6は、従来のローエンド向けx86互換MPUと異なり、MMXと浮動小数点演算性能も高めているという。MMX命令も同時に3つ発行可能で、FPUもパイプライン化されている。

　その一方で、パイプラインは6ステージと、比較的短くなっている。実際、今回発表された他の次世代MPUは、みな10ステージ以上だ。このことからわかるのは、mP6がどちらかと言うと高クロックを狙ったMPUではなく、命令の並列実行度を上げてパフォーマンスの向上を図ったMPUであるということだ。Riseによると、mP6のコアのパフォーマンスは、同じクロックのPentium IIを15％程度上回るという。ただし、製品の動作周波数はまだ明らかにしていない。

　RiseのmP6は、サンプルが年末までに登場、年内には量産を開始する見込みだという。さらに、来年には256KBの2次キャッシュを統合したmP6 IIが登場するという。製造プロセスは、mP6が0.25ミクロンで、mP6 IIは0.25ミクロンから0.18ミクロンへと移行する予定だ。

　だが、ファブレス（工場を持たない会社）のRiseは、まだ製造パートナーに関しては口をつぐんだままだ。そのため、製造計画に関しても、まだ裏付けが見えない。製造計画やチップの詳細、サンプルデモなどに関しては、COMDEXまでに明らかにするという。

●野心的なAMDのK7

　初登場ということで注目を集めたRiseだったが、真打ちはAMDだった。ここで“真打ち”と言っているのは、AMDのK7が、x86互換MPUのなかでハイエンドを狙う唯一のチップで、じつに豪勢な作りになっているからだ。K7に関しては、日本でも同時発表をしているので、詳細はそちらを見て欲しい。

　3つのx86命令をデコードし、9命令同時発行のスーパースカラー構成を取り、200MHzのトランザクション方式のフロントサイドバスを持ち、0.25ミクロンのバージョンですら500MHz以上で動作する。概要だけを見ると、確かにPentium II以上のハイエンドMPUだ。しかも、この野心的なMPUが、来年には登場するという。となれば、誰もが疑問に思うのは、本当に性能が出るのか、本当に量産できるのかというあたりだろう。

●クロックの向上を狙ったJalapeno

　Cyrixの「Jalapeno（ハラペーニョ）」は、6x86以来、初めてコアアーキテクチャを一新したMPUとなる。同社のアプローチは、K7と対照的だ。Cyrixは「パラレリズムはボトルネックになっていない」（Cyrix、Greg Grohoski氏）と主張する。つまり、命令発行数を増やしても性能にはほとんど影響しないと見るわけだ。そのため、Jalapenoでは、従来通り、デュアルイシューの構成を変えていない。

　では、Jalapenoは何が新しいのかというと、それは11ステージとスーパーパイプライン化したことだ。パイプラインを深くすれば、理論的には1クロックで通過するゲートの数が減るので動作周波数は上げやすくなる。これによって、Jalapenoは600MHz以上の動作クロックを狙う。また、Cyrixの課題だった浮動小数点演算ユニットは全く新しくなった。パイプライン化され、デュアルのFPU/MMXユニットを備える。また、3DNow!命令もサポートする。

　ところで、CyrixはこのJalapenoをMPUコアとして発表、製品としては、周辺回路をインテグレートした統合チップ「M3」の概要を明かした。Cyrixは、「M3」でオンチップ2次キャッシュを256KB統合、さらに、Direct RDRAMのコントローラを2チャンネル搭載する。メモリ帯域は3.2GB/secとなる。メモリ帯域が異常に広いのは、3Dグラフィックスエンジンも統合するためだ。

　Cyrixは、このM3をNational Semiconductorの0.18ミクロンプロセスを使って製造する予定だ。Cyrixでは、MPUコアを小さく抑えることで、これだけ統合してもダイ（半導体本体）サイズは120平方mmと、非常に小さくなると言う。M3の出荷は'99年第4四半期の予定で、動作周波数は、600～800MHzだという。

●IDTも一気に500MHzクラスへ

　IDTは、次世代アーキテクチャのWinChip 4とロードマップの変更を発表した。'99年後半に登場するWinChip 4は、現在の486ライクなシングルイシューのコアから、デュアルイシューに変わる。しかし、最大の特徴は「MHzがすべて」（CentaurTechnology社長、Glenn Henry氏）の設計になっていることだ。11ステージのパイプライン構成で、0.25ミクロンバージョンで400～500MHz、2000年前半登場の0.18ミクロンバージョンなら500～700MHzのクロックを実現するという。一気に、先頭グループに追いつこうという構えだ。また、WinChip 4では、128KBの“1次”キャッシュを統合。ダイサイズは、相変わらず小さく0.25ミクロンで100平方mm以下、0.18ミクロンで60平方mmだという。当然、消費電力も小さくなる。当面はSocket 7で行くという。

　また、来年の第1四半期には、現在のWinChip 2と同じコアで128KBの“1次”キャッシュを増量したWinChip 3が出る。しかし、以前のロードマップにあったノースブリッジの統合を図る「WinChip 2+NB」は方向転換となった。これは、顧客が、どうせ統合するならグラフィックスの統合も望んだためだという。

　というわけで、駆け足で新MPU群をレポートした。より突っ込んだ内容は、改めてまとめてみたい。

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【10/14】「Microprocessor Forum」関連リリース インデックス
http://pc.watch.impress.co.jp/docs/article/981014/mpf_i.htm

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（'98年10月14日）

[Reported by 後藤 弘茂]