Intelは、先週発表したCeleron 333MHzとPentium II 450MHzで、年内のデスクトップPC用のCPUは打ち止めとしています。これを機に特別編として2日連続でIntelのCPU戦略についてのレポートを掲載します。（編集部）

●Basic PC市場に向けたIntelの3段階戦略

　サブ1,000ドルPC市場に対するIntelの攻勢は、8月25日の新「Celeronプロセッサ（333MHz版および300A MHz版）」で第2段階に入った。Intelはようやく有効な弾を揃え、この市場で本格的な巻き返しを図ろうとしている。

　Intelは、当初1,200ドル以下のPC市場をニッチマーケットだと軽く見ていた。ところが、この1年半でこのセグメントの市場は急拡大、少なくともコンシューマ市場では一定のポーションを占めるようになってしまった。そのあおりをうけて、ビジネス市場でも、サブ1,000ドルの圧力はどんどん高まっている。そのため、Intelは現在、このローエンドPCセグメントで市場の半分を競争相手に奪われるという、ここ数年にない緊迫した事態に陥っている。

　それに対してIntelが作った対抗戦略は3段階に分かれている。

第1段階：'98年前半の初代Celeronである「Covington（コード名：コヴィントン）」投入
第2段階：今回の第2世代Celeron「Mendocino（コード名：メンドシノ）」
第3段階：'99年のチップセット「Whitney（コード名：ホイットニー）」とソケット版Celeron

●第2世代Celeron「Mendocino」がIntelの本命

　まず第1段階は、緊急対策として「Pentium IIプロセッサ」から2次キャッシュSRAMを除いたCeleronを投入した。これは機能を削った低価格版MPUを出すという、Intelの伝統的な「SX」戦略（486SXなどと同じ）の製品だった。しかし、パフォーマンスでPentium IIより劣る初代Celeronは、性能で肉迫するx86互換MPUの前では非力で、ある程度のけん制にはなったが、コスト圧力にあえぐPCメーカーがx86互換MPUメーカーに流れるという流れを止めることはできなかった。

　しかし、Intelとしても初代Celeronで本気で勝ち抜けると思っていたわけではない。これはあくまでもつなぎで、本命は第2世代Celeron（Mendocino）というのが本音だろう。

　今回発表になった第2世代Celeron（Mendocino）の最大の特徴は、128KBの2次キャッシュSRAMをMPUと同じ半導体チップ本体（ダイ）に統合していることだ。この2次キャッシュは容量こそPentium IIの512KBと比べて4分の1だが、MPUコアと同じ周波数で駆動している。そのため、別チップの2次キャッシュSRAMにMPUコアの半分の動作周波数でアクセスするPentium IIと比べて、同じ2次キャッシュサイズでも性能が高くなる。Pentium IIで2次キャッシュSRAMのインターフェイスを半分に落としていたのは、高速SRAMのコストが問題だったためで、2次キャッシュSRAMを同じダイに統合したMendocinoではフルスピードでアクセスするのに、なにも障害はなくなっている。そのため、新Celeronのパフォーマンスは同クロックの旧Celeronより25％程度アップ、Pentium IIにかなり迫ってきている。

　性能の高いこの第2世代Celeron（Mendocino）はPCメーカーの受けもいい。そのため、Intelは今後、第2世代Celeronの価格を引き下げて行くことで、1,000ドル近辺のPC市場である程度巻き返すことができるのは確実だろう。対するx86互換MPUメーカーは、より性能の高いMPUをさらに低価格化しなければならず、シェアと利益の両方を守るのはなかなか厳しい状況になるだろう。

●予定を大幅に繰り上げたMendocino

　さて、この第2世代Celeron（Mendocino）には2つ、注目すべき点がある。それはスケジュールとダイサイズ=コストだ。

　Intelは、当初Mendocinoを年内に投入と言っていた。ところがそのスケジュールをどんどん繰り上げ、9月に持ってきて、そして最後の土壇場でそれをさらに8月に前倒ししてしまった。このあたりには、Mendocinoに対するIntelの意気込みとシェア奪回に対する執念が感じられる。

　もうひとつのダイ（半導体本体）サイズも重要だ。Pentium IIのダイサイズは130.9平方mm。それに対して128KBの2次キャッシュを統合したMendocinoは、23平方mm増えただけの153.9平方mmと、かなり小さくまとめている。

　ダイサイズは、半導体の場合、製造コストや製造量、消費電力を左右する重要な要素だ。原理的に小さければ小さいほど、経済的なチップを作ることができる。ちなみに、130～140平方mmクラスというのは、0.35ミクロンプロセス技術で製造したMMX Pentiumと同等で、Intelにとってはメインストリーム市場向けMPUを量産する際の一般的なサイズとなっている。これが、0.35ミクロン版Pentium II（233～300MHz）のように203平方mmになると、原理的には高くつくチップとなり、今のモバイル版MMX Pentiumのように100平方mm以下となればかなりローコストということになる。

　では、第2世代Celeron（Mendocino）の154平方mmというサイズは、どうかというと、少し高くつくが、それでも十分メインストリームで戦える数字だ。これがどうして重要かというと、もし、Mendocinoのダイサイズが大きすぎると、Intelはそれでローコスト市場を戦い切れなくなってしまうからだ。ダイサイズは、IntelがどれだけMendocinoで戦えるかのカギであり、今回発表の数字を見る限りは、Intelはある程度低コストに大量に生産できると見ていいだろう。

　ちなみに、米AMD社は現在の「K6-2」が81平方mmで、256KBの2次キャッシュを統合する次世代の「K6-3」が135平方mmと54平方mm増える予定になっている。単純計算ではIntelが2次キャッシュ128KBを23平方mm増で入れ込んだのに対して、AMDが256KBを54平方mm増で入れ込むことになる。つまり、SRAMセルの埋め込みに必要なダイ上の面積は、キャッシュのサイズを考えるとほぼ同等ということになる。

　AMDは、K6-3のプランの発表時に、ローカルインターコネクト技術などの導入によって、256KBと大容量の2次キャッシュの統合を可能にしたと言っていた。ところが、IntelはMendocinoでほぼ同じダイ面積でSRAMを入れ込めることを示した。Intelは製造技術の詳細は明らかにしてはいないが、技術的に不利はまったくないことを証明して見せたわけだ。

●Whitneyで周辺チップのコストを削減

　さて、低コスト化が可能な第2世代Celeron（Mendocino）の投入で、Intelは1,000ドル前後クラスのPCの市場では、かなり有利な展開ができるようになった。しかし、それでも、メーカー品の最低ラインである800ドル以下市場や、最低価格帯である600ドル以下市場ではx86互換メーカーを駆逐することはできないだろう。そこで、第3段階のWhitneyとソケット版Celeronが'99年に登場する。

　Intelは、Whitneyチップセットではノースブリッジ（CPU-PCI）チップにi740相当のビデオチップを統合すると言われている。そんなことができるのか、と思うかもしれないが、じつは簡単だ。i740もチップセットも、現在は0.35ミクロンプロセスで製造している。これを、今Pentium IIを製造している0.25ミクロンのファブに移してしまえば、十分に統合できるのだ。しかも、DRAMコントローラを一本化できるし、AGPバスも不要になってしまう。

　加えて、Intelは'99年のPC向けチップセットでは、サウンドジェネレーションやモデム処理をソフトウェアでもできるようにする。すると、もっともローコストの構成では、ビデオチップと、サウンド用DSP、モデム用DSPが不要になる。

　これの意味するところは明確だ。つまり、「IntelのMPUは確かに競合他社と比べると、まだ高いかもしれません。でも、この統合チップセットを込みで使えば、周辺LSIの数を減らせるのでトータルでPCのコストを下げられます」と売り込むわけだ。もっと言ってしまえば、PCのコストのなかで周辺LSIメーカーの取り分を削って、Intelの取り分を守り、システムの価格を下げることを可能にする戦略だと言ってもいい。また、この時期になるとIntelはソケット版にしてパッケージのコストを下げたCeleronも投入してくる。この段階になれば、かなり低コストのシステムでも、Celeron＋Whitneyで攻めきることができるかも知れない。

　引き続き明日は、Mendocino以降のIntelの2次キャッシュ統合MPUの見通しについて触れる。

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（'98/8/31）

[Reported by 後藤 弘茂]