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●Platform ConferenceがI/Oバスウォーの場に
「I/Oバスウォーの時代が来た」
7月24/25日に米サンノゼで開催されたPlatform Conference。その冒頭のキーノートスピーチで、主催者InQuest Market Research社のバート・マコーマス(Bert McComas)創業者兼プリンシパルアナリストはこう宣言した。それもそのはず。今回のPlatform Conferenceこそ、まさにそのI/Oバスウォーの舞台だったのだから。
AMDが開発した次世代I/O規格「HyperTransport」をかつぐ陣営は、今回のPlatform Conferenceをコンソーシアム旗揚げの場に選んだ。対立するIntelの次世代I/O技術「3GIO(third-generation I/O)」の概要が発表されるのが1カ月後の「Intel Developer Forum(IDF)」。それに先行するのが狙いだ。
そのため、Platform Conferenceへは、HyperTransportの可能性を見極めようとする企業の開発サイドの人間が集まった。HyperTransportがどこまで具体化しているのか、どれだけ賛同企業を集めることができるか、そして、3GIOに本当に対抗できるのかを見ようというわけだ。
結果は? 半分は成功で半分はそうではない。HyperTransportは、ある程度の進展を示すことはできたものの、まだ十分とは言えない。
HyperTransportと3GIOは、完全に角突き合わせて戦う規格だ。どちらも、ボード上のチップ間インターフェイスがメインの用途で、帯域としては数GB/secクラス(あるいはそれ以上)を狙う。PCIのように複数のデバイスが帯域を共有するバス型のアーキテクチャではなく、2デバイス間をポイントツーポイントで結び、帯域は共有しないスイッチ型のアーキテクチャを取る。HyperTransportは信号線それぞれが一方向で伝送するユニディレクションだが、3GIOもおそらく同じ方式を取る。いずれもパケットプロトコル。HyperTransportはオンボードだけでなくコネクタによるボード間接続やケーブルによる接続も範囲に含めるが、3GIOも同じ範囲をカバーすると見られる。つまり、両者は、ほぼ100%ダブる、相容れない、激突必至の規格なのだ。しかも、CPU市場でのライバルであるAMDとIntelがそれぞれを提案していることが対立を決定的にしている。今回のI/Oバスウォーは、CPU戦争の延長にあるのだ。
●シリアルバスと狭インターフェイスバスの違い
HyperTransportと3GIOは、ポジショニングとテクノロジと進展状況それぞれが異なる。
まず、ポジショニング。HyperTransportは、今後数年のPC/サーバーの帯域不足をなんとかしようという位置から出発している。それに対して3GIOは、将来的には光ファイバーも視野に入れて今後10年の回答を出そうという構想だ。つまり、規格のスタート地点が少し違う。HyperTransportの方がやや近く、3GIOの方がやや向こう(未来)へずれている。
また、言い出しっぺのAMDにとっては、HyperTransportは次世代CPU(Hammerファミリ)のシステムバスでもある。技術的な流れとしては、Alphaプロセッサのオンチップルータ構想あたりから来ている。だから、HyperTransportの技術熟成に失敗したらHammerファミリのスケジュールまでずれ込んでしまう。そのため、AMDは、HyperTransportでは革新を図りつつも、それなりに穏当なインプリメンテーションを探ることになる。つまり、3GIOのように、フルシリアルで10GHzクラスの転送といった冒険は考えない。それに対して、Intelはそうした制約がない分、よりラディカルに、根底からひっくり返すことを考えている。
テクノロジにもそのあたりはよく表れている。HyperTransportは、物理的には上り下りとも2～4～8本の信号線をバンドルする形になる。クロック信号は、それぞれのバンドルに対して用意される。16本や32本の構成は、そのバンドルをさらに束ねることで実現する。つまり、HyperTransportは多くても8bit幅の狭インターフェイス幅の規格だ。その8本にクロック信号が伴うため、これまでのバスに比べて高クロック化がしやすいが、シリアルではない。
それに対して3GIOは完全なフルシリアルだ。そのため、原則的には、クロックスキューなどを一切考慮しないですむ分、3GIOの方がピン当たりの転送レートはずっと高くできる。HyperTransportは、現行のスペックでは最高が800MHzのDDR転送で、ピン当たりの転送レートは最大1.6Gbit/secとなる。一方、3GIOは、シリアルで最終的に10GHzレンジを狙うとしている。現実的には最初は数GHzしか行かないだろうが、それでもピン当たりの転送レートでは、3GIOの方がHyperTransportよりずっと上を行くだろう。
もっとも、バス帯域になると話は違う。HyperTransportは上限の32/32(上り32本下り32本)構成で1.6Gbit/secなら12.8GB/secまで行く。現実的なラインの16/16の800Mbit/secでも3.2GB/secだ。
一方、フルシリアルだと、10GHz駆動としても帯域は理論値で約1GB/sec(エンベデッドクロックで帯域が削られるため)に過ぎない。ところが、今後数年で必要とされているのは1GB/sec以上、1.x～3GB/secクラスの帯域だ。ではどうするかというと、Intelのパトリック・ゲルシンガ副社長兼CTO(Intel Architecture Group)は、3GIOでは複数のシングルリンクを束ねて広い帯域を実現することを明かしている。例えば、上り8本下り8本の合計16本のシングルリンクを束ねて3GHzで駆動すれば、5GB/sec程度は行く計算になる。シングルリンクも、束ねることで実際的な帯域を実現できるというわけだ。
●ハードルの高いシリアルバス
だが、フルシリアルはそれなりにハードルが高い。例えば、狭インターフェイス幅のパラレルより、シリアルリンクを束ねた場合の方がコントロールロジックがより複雑になるという指摘がある。また、今回のPlatform Conferenceでも、HyperTransport陣営側はフルシリアルのさまざまな技術ハードルを指摘してきた。
例えば、一般的なプリント配線基板である「FR4」では高速伝送はかなり制約されるという。3GIOはピン当たり転送レートを高くする思想なので、そのためIntelが言うほど転送レートを高くできないだろうと見る。それから、原理的にはクロックが高くなればなるほど引き回せる距離が限られる。
また、シリアルバスではエンベデッドクロック効率(Embedded Clock Efficiency)の問題も出るという。どういうことかというと、3GIOはクロックをデータと別な信号線で送るのではなく、データ信号に埋め込んで転送する方式を取ると見られている。だが、AMDの指摘によるとこの方式では5～25%のデータ転送がエンベデッドクロックで食われるという。また、その上に、コントローラ側はクロックリカバリメカニズム(クロックの多重化と多重化したクロックの除去)でそれぞれのリンクごとにかなりのシリコンが必要になるという。つまり、コントローラの負担が大きくなるというわけだ。
このあたりの技術論争は、IDF後に活発になるだろうが、原理的に言うと、HyperTransportの方が近い解でインプリメンテーションが楽。3GIOは遠くまで見越した解だけど、より難しいということになるらしい。
●仲間集めで先行するHyperTransport
もっとも、現時点で言うなら、争点はそんなところにはない。今重要なのは、どれだけ早く立ち上げられるか、どれだけ仲間を集められるかだ。これに関しては先行するHyperTransportに今のところ利がある。I/Oチップに関してはすでに実際にインプリメントしたチップ(nForceなど)が登場し始めている。また、AMDはCPUインターフェイスにもHyperTransportを採用するため、チップセットベンダーはこぞってHyperTransport対応のチップセットを出す態勢だ。
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| HyperTransport共同推進各社 |
この中では、特にネットワーク機器最大手のCisco Systemsの存在が大きく見える。Ciscoが彼らの機器内のチップ間接続にHyperTransportを使うと、AMDサーバーからCiscoの機器まで、CPU-チップセット-HyperTransportケーブル-CiscoデバイスでシームレスにHyperTransportでつなげることができる。サーバーに進出しつつあるAMDにとっては、ありがたい援軍だ。
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| CicsoのHyperTransportインプリメンテーション構想 | Application for HyperTransport Technology | |
だが、Transmetaなどはほかに行き場がないから加わった口だ。Crusoeは今はサウスブリッジチップにPCIサウスを使っている(CrusoeノートPCはIntelやALiのサウスを載せている)が、PCIサウスは衰退の方向にある。Transmetaが自社でサウスブリッジをやらない以上、いずれかのバスを使わないとならない。それなら、チョイスがもっとも多くなりそうなHyperTransportがいいという判断だろう。ほかを見ると、NVIDIAはチップセットベンダーとしてはまだ駆け出しだし、SunやAppleがHyperTransportをどう使うかはまだ明瞭ではない。
一方、PC向けチップセットベンダーは1社も入らなかった。これはIntelとの軋轢を恐れたのか、経済的な理由なのか。また、VIA Technologiesのように、Hammerとの間はHyperTransportでつないでも、チップセット間は独自インターフェイスという方向もあり、AMDの思惑通りCPUからネットワークチップまでHyperTransportが通しインターフェイスとなるかどうかはまだわからない。ともかく、メンツを見る限り、コンソーシアムの立ち上げはかなりの進展だが、まだ決定打にはなっていないように見える。
それからスペックに関しても、まだまだ途上だ。例えば、今回はHyperTransportケーブルでボックス間を接続するデモを行なった。最大6フィートで最大800MT/secの転送を実現する見込みだという。では、これでコネクタとケーブルの規格が決まったのかと思うと、まだそれはこれから決めるという。
●3GIOの完成度はどの程度?
では、これにIntelはどう対抗してくるのか。まず、1つのフォーカスは、来月出てくる3GIOのPreliminary Specの完成度と、現実化までにかかる期間だ。Intelは、これまで3GIOについてOEMメーカーに対してはまだスペックは「0.5」程度の段階で、社外に出せるステップにないと説明してきた。評価スペックが「0.7」程度でIDFで出てくるとしたら、もちろん2002年のチップセット(Brookdale-GとTulloch)には間に合わない。2003年のチップセットということになる。HyperTransportに対して、かなり出遅れることになる。
そのため、Intelは3GIOについては、より将来まで見通した規格であることを明確に見せ、またグループづくりもより堅固にしなければならない。業界大同団結みたいなムードを盛り上げ、やっぱり、「ポストPCIは3GIOだよな」と、業界中に認識させなければならないということだ。
このポストPCIという部分は、HyperTransport陣営も強く意識している。そのため、Platform Conferenceでは、PCIをいかにトランスペアレントに統合できるかを強調した。例えば、PCIへのブリッジチップをHyperTransportで接続した場合、対応はBIOSのレイヤーで行なう。ドライバソフトレベルの変更は必要ない。BIOSの変更も最小限で、フルにインタオペラビリティを確保し、PCIとHyperTransportで同じプログラミングモデルを実現するという。PCIのレガシをシームレスに統合することで、その上位のI/O規格として浸透させようという姿勢だ。
さて、ポストPCIを獲得できるのは、3GIOとHyperTransport、そのどちらになるのだろう。
(2001年7月31日)
[Reported by 後藤 弘茂]