●サウスとノースに分割するためHyperTransportを検討

SiSのチップセット推定 ロードマップ

　SiSも自社チップセットにAMDの開発したインターコネクト技術「HyperTransport」を採用する。しかし、次期チップセットではまだ採用しない。その代わり、HyperTransportを独自にアレンジした「TransZIP connect」テクノロジを使うという。また、今年後半にはこのTransZIPを使ったPentium 4チップセット「SiS645」と「SiS650」を立て続けに投入する。

　SiSのチップセット製品は、これまでノースブリッジとサウスブリッジを統合したワンチップソリューションだった。しかし、同社は今年中盤にリリースする、次期グラフィックス統合チップセット「SiS640」と「SiS740」からは、他のチップセットベンダーと同様に2チップに分割する。SiSのNelson Lee氏(SiS、Sr. Technical Marketing Manager, Integrated Product Division)はその理由を次のように説明する。

　「シングルチップ構成にはアドバンテージもあるが制約もある。スペックの変更のたびに全体を再設計しなければならないため、コストと設計時間がかかることだ。ノース側に関しては、テクノロジはある程度成熟している。しかし、サウス側のIDEやUSBなどは、そうではない。そのため、デザインのメインテナンスを考えると、現状では2チップがPCにとってベストソリューションで低コストになると判断した」

　SiSは、現在のチップセットでは「Multi-Threaded I/O Link(MuTIOL)」と呼ぶアーキテクチャにより、1.2GB/secのデータ転送を実現している。これは、ピン数の制約が少ないチップ内配線だから実現できたことだ。しかし、2チップソリューションになったことで、SiSは高速なチップ間インターコネクト技術が必要になった。そこで、当初はHyperTransportの採用も検討したという。

　「しかし、採用を検討した段階でLDT(HyperTransport)はまだ技術として成熟していなかった。プロトコルはもっと議論が必要だが、当社はHyperTransportが完成するまで待つ余裕がなかった。そこで、HyperTransportをベースに独自のTransZIPを開発することにした。AMDのコンセプトをベースにしたからこそこれだけ早く開発できた」とLee氏はTransZIP開発に至った経緯を説明する。

●信号はほぼ同一でプロトコルを拡張

　TransZIPは上り下り8bitづつのバス(計16bit)で構成される。信号的にはほぼHyperTransportと同じだが、プロトコルは拡張されているという。「拡張したのは、ハンドシェイクやコンカレント転送といった部分のプロトコル。AMDとはHyperTransportの契約にサインし、現在も継続して情報を受け取っており、スペックについても協議している」とLee氏はAMDとの関係を説明する。

　最初のTransZIPの帯域は532MB/secとなっている。逆算すると、266MHz程度のクロックで転送していると見られる。これは、Intelのハブリンクアーキテクチャの2倍の帯域だ。HyperTransportは16bit幅のI/Oリンクでは800Mbps(400MHzのDDR)で最大1.6GB/secまでスケーラブルに達成できるとしているが、現状ではそこまでのスペックは必要ないということのようだ。

　SiSは、現在開発中のチップセット群、つまり、グラフィックス統合チップセットのAthlon/Duron版「SiS740」とPentium III/Tualatin/Celeron版「SiS640」、また、Pentium 4用の単体チップセット「SiS645」とグラフィックス統合チップセット「SiS650」の全てにTransZIPを採用するつもりだ。

　もっともSiSはTransZIPに固執しているわけではない。「今は、HyperTransportが成熟して当社のチップセットに使える時を待っている。K8(Hammer)向けチップセットでは、HyperTransportを使うからだ。そのため、我々は待ちながら、AMDとどうやって性能を向上させるかを議論している。TransZIPとHyperTransportはアーキテクチャが似ているため、簡単にロジックデザインをHyperTransportに変えることができるだろう」とLee氏は言う。もっとも、TransZIPのチップセットは、HyperTransportのチップセットと接続することはできない。

●半年サイクルでグラフィックスと統合チップセットを投入

　SiSのPentium 4向けチップセットSiS645はDDR SDRAMベースで、第3四半期の出荷が予定されている。同社は、第4四半期にはグラフィックス統合のPentium 4向けチップセットSiS650も投入する。SiS650に統合されるグラフィックスコアは、同社が6月から量産する256bitコアのグラフィックスチップ「SiS315e」だという。

　SiS315系コアはDirectX 8のミニマム要求仕様を満たしたDirectX 8互換チップ。SiSのThomas Tsui氏(Director , Multimedia Product Division)によると、DirectX 8の特徴のひとつであるProgramable Shaderの機能は入っていない。これは低コスト化と統合のためだ。SiSは、グラフィックスチップのトランジスタ数を抑えているために、グラフィックスチップリリースから6ヶ月後に統合チップセットを出せる。ちなみに、SiS650と同世代でAthlon用のSiS750があるかどうかはまだ明らかにされていない。

　また、Tsui氏によると、年末に予定している次期グラフィックスチップではDirectX 8準拠になるという。つまり、GeForce3世代になるわけだ。これは同社のx60世代のチップセットに統合されるという。

　SiSはサウスブリッジチップも複数の製品を計画する。最初に登場するのはSiS961だという。「SiS961はベーシックな製品で、統合するのはオーディオ、Ethernet、モデムなど。USB 2.0サポートは、多分来年のSiS962になる。USB 2.0は、デジタルコントローラだけを統合し、PHYチップは外付けすることになるだろう。アナログ回路であるPHYを統合すると、歩留まりが落ちるためだ。チップセットのリリースまでは、プラグフェスタなどでのテストのために単体のUSB 2.0チップも作るつもりだ」とLee氏は語る。Serial ATAに関しては、市場がいつ立ち上がるかを調査中で、サポートは未定だという。

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（2001年5月22日）

[Reported by 後藤 弘茂]