●2001年のCPUレースの焦点は0.13μm

　2001年は0.13μmの年だ。IntelもIBM(Crusoeを製造)もTSMC(CyrixIIIを製造)も0.13μm製品の量産に入ると発表しており、今年前半から中盤にかけて、0.13μmの設計ルールのプロセスで製造されたCPUが相次いで登場してくる見込みだ。今年後半は0.13μmがCPUレースの焦点になることは間違いない。

　0.13μmプロセスは、とくにIntelにとって重要だ。それは、0.13μmをライバルAMDの攻勢を斬り返すための切り札と考えているからだ。Intelは、2001年中盤にPentium IIIの0.13μm版「Tualatin(テュアラティン)」の量産出荷を予定している。また、第4四半期にはPentium 4の0.13μm版「Northwood(ノースウッド)」を出荷する。Tualatinはモバイルがメイン、Northwoodは当面はデスクトップのみの投入だ。

　Intelの製造態勢としては今年第1四半期から、オレゴン州のFab20で製造を開始する。Intelは、すでに11月に0.13μmプロセスでのPentium IIIの試作に成功したと発表している。では、Intelの0.13μmプロセス「P860(300mmウエーハ版はP1260)」はどんな特徴を持っているのだろう。

　まず、0.13μmではIntel CPUのクロックは、同じアーキテクチャでも0.18μmプロセスの1.5～1.6倍以上になる。Pentium 4なら3GHzをラクに超えるだろう。また、搭載キャッシュSRAMのサイズは最低でも2倍になる。実際に、TualatinとNorthwoodは512KBのL2キャッシュで計画されている。

　しかし、0.13μmでは熱が問題になる。消費電力自体は下がるのだが、チップの単位面積当たりの発熱量が増えるために、CPUのパッケージングはますます難しくなる。0.13μm以降は、消費電力と熱が(0.18μmの時以上に)強力な敵になり始める。0.13μmは、そういう意味でIntelにとって節目のプロセスだ。

●×0.7の法則でCPUは性能がアップ

　プロセス技術の進化の根本にあるのは“×0.7の法則”だ。0.35μm以降は、プロセスルールの1世代ごとにトランジスタのゲート長などを“×0.7”かそれ以下にスケールしてきた。そして、この場合トランジスタ面積は“×0.7”の二乗になるので、0.7×0.7＝0.5で半分になる。つまり、“×0.7の二乗の法則”となり、同じ面積に2倍の数のトランジスタを集積できるようになる。そして、ゲートディレイ(遅延)も×0.7の法則により、×0.7に減り、性能(クロック)はその逆に1.5倍向上するわけだ。

　さて、Intelの0.13μmプロセスP860のトランジスタのゲート長は0.07μmだ。Intelの0.18μmプロセス「P858」は「Notched」と呼ぶ技術でゲート長を0.10μm相当にしているが、0.13μm時にはそれよりさらに“×0.7”シュリンクする。つまり、今回も×0.7の法則は守られることになる。

　ゲート長が短くなればなるほどゲートディレイが小さくなる。また、0.13μｍではゲート酸化膜は1.5nmで、0.18μｍの2nmより25%薄い。ゲート酸化膜が薄くなることでもトランジスタのスイッチングが高速化する。つまり、0.13μmへの移行で、トランジスタはほぼ×0.7の法則通り高速化するわけだ。

　しかし、CPUのクロックはゲートディレイだけで決まるわけではない。微細化が進むに従って、配線遅延も問題になる。この問題に対しては、Intelは配線抵抗を減らすことができる銅配線を採用した。Intelは、0.18μmではまだ配線遅延は大きな問題でないとして、歩留まり低下のリスクを犯してまで銅配線を導入する必要はないと主張していた。しかし、0.13μmからは銅配線の導入に踏み切った。現在，製造装置メーカーも銅配線の製造技術を成熟させてきており，導入リスクはずっと低くなっているという。

　Intelは、0.18μmでは、銅配線を見送った代わりに、配線の断面が長方形になるようにアスペクト比を高く形成することで、抵抗の増加を抑えていた(それに対応して増える配線間容量も抑える素材を導入した)。Intelは、今回もこの技術を導入、縦横のアスペクト比が1.6とかなり細長い長方形にしている。また、配線間容量を減らす低誘電率(low-k)の絶縁素材としてフッ化SiO2を採用した。こうした技術で，配線遅延を40%程度まで削減したという。つまり，配線の遅延が足をひっぱりクロックを高くできないということにならないようにしたのだ。

●SRAMセルが異常に小さいIntelの0.13μmプロセス

　このように性能重視のIntelの0.13μmプロセスP860だが、もうひとつ重要なのはSRAMセルが小さいことだ。Intelによると、P860の6トランジスタのSRAMセルの面積は2.45平方μmで，さらに2001年には2.09平方μmにするという。これは，0.18μmのSRAMセルと比べて面積で37%と極端に小さい。スケールでは×0.37であり、“×0.7の二乗の法則”以上に縮小されている。

　じつは，これまでIntelのプロセスはSRAMセルが他社に比べて大きかった。例えば、0.18μmでは、MotorolaやIBMのSRAMセルが4平方μm台と発表されていたのに，Intelは5.6平方μmだった。これは、CPUに大容量L2キャッシュを集積するのが当たり前になった現在、かなり問題になりつつあった。Intelは，他社と同じ容量のL2キャッシュを搭載しても，SRAMの面積が他社よりも広くなってしまっていたのだ。

　だが，0.13μmからはSRAMセルが極度に小さくなったため，こうした不利はなくなる。計算上は、今までの3倍のL2キャッシュを搭載しても面積は0.18μm時のキャッシュ面積と同じになる。だから、TualatinとNorthwoodに512KBのL2キャッシュを簡単に搭載できるというわけだ。これは、大容量L3キャッシュを搭載する「サーバー&WS用0.13μm版Pentium 4(Prestonia:プレストニア)」ではもっと有利に働くだろう。

●消費電力は×0.7の法則が効かない

　このように、0.13μmでは×0.7の法則で、CPUの性能は大幅に伸びる。

　しかし、消費電力になると話が違い、×0.7の法則が効かなくなってくる。消費電力は、キャパシタンス×電圧の二乗×クロックで決まる。Intelの0.13μmの標準の電源電圧は1.3Vだが、今の0.18μmプロセスの標準の電源電圧は1.5V(実際のデスクトップCPUは1.6V以上)なので，ここでは×0.8のスケールにしかならない。0.25μmまではプロセス世代ごとに電圧も×0.7の法則に沿って下がっていたのだが、0.18μm以降はそうならなくなってきているのだ。

　もっとも、電圧は消費電力に対して二乗で効くので実際には消費電力は×0.7程度は減る。つまり、電圧の減少だけで同じCPUの消費電力が×0.7になるわけだが、この分はまるまるCPUのクロックの向上(1.5倍以上)で食われてしまう。もっとも、×0.7の二乗の法則で、単位面積に詰め込めるトランジスタ数は2倍になるので、同じトランジスタ数のCPUならダイサイズ(半導体本体の面積)が小さくなる分は消費電力は下がる。しかし、新アーキテクチャのCPUでロジックのトランジスタ数を2倍に増やしたら、消費電力は増えてしまう。

　消費電力に関しては、もうひとつ不利なことがある。Intel Microprocessor Research Labs(MRL)のFred Pollackディレクタ兼Intel Fellowが、一昨年のMicro32で行なったプレゼンテーション「New Microarchitecture Challenges in the Coming Generations of CMOS Process Technologies」の資料を見ると、0.13μmプロセスからはリーク電流が大幅に増えるため、消費電力はリニアには減らなくなるという。そのため、CPUの消費電力の減少の割合は、0.13μmではこれまでより少なくなる可能性がある。

●0.13μｍ以降は熱密度が最大の問題に

　しかし、それ以上に問題なのは単位面積当たりの発熱量が増えることだ。キャパシタンスは×0.7の法則で減ってゆくのだが、その反面、単位面積当たりのトランジスタ数は×0.7の二乗の法則で増える。つまり、2倍になる。そのため、0.7÷0.5となり、単位面積当たりのキャパシタンスは単純計算で約1.4倍となってしまう。実際に、Pollack氏も、1世代ごとに単位面積当たりのキャパシタンスは43%づつ増加してしまうと指摘している。つまり、単位面積当たりの消費電力と発熱が43%増えてしまうのだ。

　この問題を解決するため、単位面積当たりの発熱が多いPentium 4やTualatinは、従来のダイ(半導体本体)の背面がむき出しのパッケージではなく、ダイの上にヒートスプレッダをかぶせたパッケージになっている。何気なく見えるが、このヒートスプレッダは極めて熱抵抗の低いアタッチ素材でダイと密着されており、効率的に熱を分散させる仕組みになっている。そうしないと、熱を処理できないのだが、業界関係者によると、このパッケージはかなり苦労しているはずだという。

　Pollack氏によると、CPUの熱密度はどんどん増えており、すでにホットプレートの表面温度はPentium IIで超えたという。そして、このままのペースで増え続ければ、あと2～3世代で核反応炉(ニュークリアリアクタ)の温度に近づいてしまうという。つまり、冷却の限界に近づいているのだ。0.13μmでも、熱密度は最高60W/平方cm程度(今のCoppermineが40W/平方cm台)になる見込みで、これですらハンドリングがかなり難しいという。

　そのため、0.13μm以降はCPUは高性能化の壁に突き当たることになる。CPUの中で、熱密度の低いSRAM(約10分の1)の割合を増やすとか、アクティブに熱をハンドリングする機能を加える必要が出てくる。そのため、0.13μm以降の世代のCPUは、今とはかなり違う方向へ向いていくだろう。

■プロセス技術の仕様一覧
名称	P648	P650	P852	P854	P856	P858	P860/P1260
量産開始	1989	1991	1993	1995	1997	1999	2001
設計ルール世代	1.00μm	0.80μm	0.50μm	0.35μm	0.25μm	0.18μm	0.13μm
ゲート長	1.00μm	0.80μm	0.50μm	0.35μm	0.20μm	0.13μm	0.07μm
SRAMセル面積	220平方μm	111平方μm	44平方μm	21平方μm	10.6平方μm	5.6平方μm	2.09平方μm
電源電圧	5.0V	5.0V	3.3V	2.5V	1.8V	1.5V	1.3V
メタル層	2層	3層	4層	4層	5層	6層	6層
配線	アルミ	アルミ	アルミ	アルミ	アルミ	アルミ	銅
ウエーハサイズ	150mm	150mm	200mm	200mm	200mm	200mm	200/300mm

□バックナンバー

（2001年1月11日）

[Reported by 後藤 弘茂]