「Timna(ティムナ)」は、Celeronベースではなかった!

　Intelが来年前半に投入するグラフィックス統合型CPU Timnaは、これまで、CeleronのCPUコアにIntel 810チップセットを単純に統合した製品だと思われていた。しかし、「Intel Developer Forum(IDF)」で明らかになったのは、TimnaがバリューPC市場向けに大幅に再設計されたCPUであることだった。例えば、Timnaは機能的にはCeleronとi810を統合しているにも関わらず、ダイサイズ(半導体本体の面積)はCeleronとほぼ同程度だという。もちろん、同じ0.18μmプロセスでの話だ。

　ダイサイズは製造コストに直結する。そのため、Timnaの製造コストは0.18μm版Celeron(Coppermine-128k)と原理的にほとんど変わらないことになる。つまり、IntelにとってはTimnaは、Celeron+i810をCeleronと同じコストで作れるお得なCPUということになるわけだ。

　では、どうやってそんな魔法のようなことを実現したのか?　その影には、Intelのイスラエルの開発チームの独創的なアプローチがあるようだ。TimnaのアーキテクトであるIlan Spillinger氏(Principal Engineer、iMPG Arch manager)によると、TimnaではCPUコアのサイズが、Celeronより大幅に小さくなっているという。

　Timnaは、0.25μm版Pentium III(Katmai:カトマイ)コアとi810のグラフィックスとメモリコントローラ、それに128KBのL2キャッシュSRAMをベースにしている。ここで意外なのは、Timnaが0.18μm版Pentium III(Coppermine:カッパーマイン)コアを使わずに、KatmaiコアをCoppermineとは別個に0.18μmに縮小していることだ。そして、Timnaでは、ただKatmaiコアを縮小するのではなく、ダイサイズを減らすために様々な工夫をこらした。その結果、TimnaのCPUコアは、Coppermineコアよりも小さいものになった。これはダイ(半導体本体)写真を比較するとわかるのだが、TimnaのCPUコアはKatmaiともCoppermineとも配置がまったく異なる。

●これまでにないアプローチでダイを縮小

Timna Platform Diagram

　イスラエルチームが行なったのは、まず、CPUコアの各機能ブロック間の配線の面積を減らすことだ。CPUのように複雑なロジックLSIは、この配線の面積が意外と大きい。そのため、配線面積を減らすことは、大いにダイ面積の節約になる。

　Intelでは、複数のユニットを統合化するといった処理で、まずユニット数を減らして配線を減らしたという。また、CPUの各セル(機能ブロック)の上にブロック間の配線レイヤーを配置することで、残ったブロック間の配線面積も減らした。そのために、新しい設計ツールも開発したという。Spillinger氏によると、TimnaはIntelにとって、こうした技法を使った最初の例だという。

　こうしたテクノロジによって、TimnaではCPU上の配線面積が50%減った。これは、CPU全体のダイサイズのうち10～15%に当たるという。さらに、Timnaでは、ゲートサイズを減らすことでさらに機能ブロックの面積も20%減らした。そのため、0.18μmのTimnaのCPUコアは、0.25μmのKatmaiのCPUコアの30%にまで縮小したという。通常の縮小率は50%程度なので、これは常識を越えた大幅なCPUコアの縮小となる。

●MPTでSDRAMをサポート

　こうした技術により、Timnaはコストを抑えたまま、CPUにチップセットを統合することができた。では、CPU以外の機能はどうなっているのだろう。まず、グラフィックスコアは、ほぼi810相当だ。グラフィックスパフォーマンスは、CPUのクロックとともに向上するという。内蔵のRAMDACは230MHz。RGB出力以外に「Digital Video Out (DVO)」を持ち、DVO経由でPanelinkのトランスミッタやTVエンコーダに出力できる。

Timna Display Connections	Timna Memory Sub System

　問題はメモリインターフェイスで、Timnaは基本的にはRDRAMインターフェイスを搭載する。しかし、当面、TimnaではRDRAMを使わない。「Memory Protocol Translator (MPT)」と呼ばれるRDRAM→SDRAM変換チップを使い、SDRAMをサポートする。このMPTは「MTHをリデザインしたもの」(アルバート・ユー上級副社長兼ジェネラルマネージャ：Intel Architecture Group)で、MPTのサポートするSDRAMは、PC100 SDRAMだという。しかし、MPTの改良によりPC133 SDRAMのサポートも可能になるかもしれない。

　Timnaは、このほかICH(I/O Controller Hub)チップもセットになる。ICHは、Intel 815Eと同様にICH2。ICH2との間は、266MB/secのHUBインターフェイスで接続する。

　CPU内部の構造は、CPUコアとグラフィックスコアがそれぞれメモリインターフェイスにバスで接続された構造となっている。チップ内部のCPUのFSB(フロントサイドバス)は133～200MHzで、CPUコアの周波数と連動している。例えば、800MHz版のバスは200MHzだという。バスのプロトコルなどを統合化に合わせて改良するなどして、バスのレイテンシを下げたという。また、Spillinger氏によると、TimnaはCeleronと同程度にクロックを引き上げることが可能だという。パッケージは370sと呼ばれる、370ピンの新しいソケットに対応する。

●Timnaのアキレス腱はMPT

　このように、Timnaは機能的にもよく考えられている。これで、十分なメモリ帯域があれば、グラフィックスもそこそこの性能を達成できるだろう。しかし、Timnaは、グラフィックス統合のために必要な広いメモリ帯域を実現するために搭載したRDRAMインターフェイスが、今、ネックとなってしまっている。

Timna Implementation Superblocks concept

　バリューPCに見合うメモリコストにするために、PC100 SDRAMを使わなければならないため、まず、性能が十分に発揮できない。PC100も、MPT経由のアクセスになるため、レイテンシが増えてしまう。メモリコントローラの統合でせっかく減らしたメモリレイテンシが、結局はMPTによって増えてしまうのだ。

　システムメーカーのインプリメンテーションでも利点が薄い。CPUとi810の統合でせっかくワンチップ減ったのに、MPTがあるため、結局Timnaになってもチップ数は変わらない。しかも、RDRAM→SDRAM変換は、MTHの回収騒ぎでミソをつけてしまっている。メーカーの心情としては、安心して採用しにくいだろう。また、MTHのトラブルがなければ、Timnaはもうリリースされていたはずで、せっかくの年末商戦の機会も逸してしまっている。こうした状況では、Intelが、Timnaに戦略的な価格をつけなければ、採用が一気に進むとは思えない。

Timna Implementation

　だが、IntelもいつまでもTimnaのデザインをこのままにはしておかないだろう。ユー上級副社長は、Intelが自社開発した新しいグラフィックスコアを搭載したTimnaの後継バージョンを開発していることを認めている。また、ユー氏は、来年後半以降、0.13μm版Pentium 4が登場しても、完全にCPUコアが世代交代するのではなく「Pentium III系コアの製品の開発を続けてゆく」と発言している。

　Intelは、Timnaを開発したことで、ローエンドの市場を統合CPUで切り開く方向性を示した。そして、Timnaのチップ自体が想像以上にローコストデザインであることで、この分野へ向かうIntelの本気度を鮮明にした。Timnaファミリが今後も発展を続けるなら、例えば、より広帯域でローコストなメモリインターフェイスの搭載や、0.13μmへの移行によるローコスト化が考えられる。IntelがTimnaに本気なら、将来、バリューPC用CPUがすべて統合CPUになったり、PCアプライアンスの市場が開けるといった展開もあるだろう。

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（2000年8月25日）

[Reported by 後藤 弘茂]