ISSCC 2009レポート

カンファレンス会期：2月9日～11日(現地時間)

会場：米国カリフォルニア州サンフランシスコ市
　　　San Francisco Marriott Hotel

　最先端半導体チップの開発成果を競う「ISSSCC 2009」では10日、フラッシュメモリのセッションが開催された。

●64GbitのNANDフラッシュを試作

　ここでは米SanDiskと東芝の共同開発グループが、1個のメモリセルに4bitのデータを記憶させる大容量NANDフラッシュメモリ技術を発表した(C. Trinhほか、講演番号13.6)。43nmのCMOS技術で64Gbitと大容量のNANDフラッシュメモリを試作してみせた。物理的には16Gbitのメモリセルを内蔵したチップであるが、4bit/セル技術によって64Gbitと、ワンチップのフラッシュメモリとしては過去最大の記憶容量を実現した。

　試作した64Gbitチップのチップ(ダイ)面積は244.45平方mm。米SanDiskと東芝が前年のISSCCで発表した、43nmのCMOS技術による16GbitのNANDフラッシュメモリ(2bit/セル技術)のチップ面積が120.3平方mmだったので、ほぼ2倍のチップ面積で4倍の記憶容量を達成したことになる。

　データ書き込み(プログラム)のスループットは最大7.8MB/秒と、4bit/セルであることを考慮するとかなり高い。バースト読み出し時のサイクル時間は25ns。電源電圧は2.7～3.6Vである。

64Gbit NANDフラッシュメモリのチップ写真。4bit/セル技術を駆使した。製造技術は43nm CMOS	NANDフラッシュメモリにおける、単位面積(平方mm)当たりの記憶容量の推移。今回試作した4bit/セル技術のチップは、平方mm当たり262Mbitと高い。なお図中にD2とあるのは2bit/セル、D3とあるのは3bit/セル、D4とあるのは4bit/セルのことである

上は3段階の書き込みを実行したところ。下は書き込んだしきい電圧の分布。非常に狭いばらつきしか許されていないことが分かる

　4bit/セル技術では、1個のメモリセルに16通りのしきい電圧を設定しなければならない。しきい電圧に許されるばらつきは、非常に狭いものになるため、技術的なハードルはきわめて高い。NANDフラッシュメモリのデータ書き込みでは、隣接したメモリセルの書き込みよってしきい電圧が変化するからだ。最初はきちんと書き込まれていても、続けて隣接したメモリセルを書き込んだときに、しきい電圧がずれてしまう。隣接するメモリセル間で容量結合が起こり、書き込み電荷が移動するためである。

　そこで今回は、書き込み動作を3段階に分けることでしきい電圧のずれを修正している。第1段階では、4通りにしきい電圧を設定する。第2段階では16通りのしきい電圧を粗く設定する。このとき第1段階の書き込み後に生じたしきい電圧のずれは修正される。そして第3段階では、第2段階の書き込み後に生じたしきい電圧のずれを修正し、16通りのしきい電圧を精密に設定する。実験では、3段階の書き込みに要する時間は8.41msだった。

●32nm技術と3bit/セル技術による32GbitのNANDフラッシュ

　また、米SanDiskと東芝の共同開発グループは、32nm技術と3bit/セル技術による32GbitのNANDフラッシュメモリも発表した(T. Futatsuyamaほか、講演番号13.4)。前年のISSCCでは56nm技術と3bit/セル技術による16GbitのNANDフラッシュメモリを発表していたが、今回は32nmと最先端の微細加工技術に3bit/セル技術を適用してみせた。

　試作した32Gbitチップ(ダイ)の面積は112.86平方mmと小さい。バースト読み出しのサイクル時間は25ns、電源電圧は2.7～3.6Vである。SanDiskが10日(現地時間)に発表したニュースリリースによると、2009年の下半期には量産を始める。

　今回のチップでは、不良が発生したビット列(カラム)に対する処方を従来と変えた。従来は予備のカラム(冗長カラム)を複数用意しておき、不良が発生したカラムと冗長カラムを置き換えることで対処して、置き換えはフラッシュメモリ内の冗長カラム用コントローラが担っていた。

　これに対して今回開発したチップでは、あらかじめカラムを余分に用意した。あるカラムに不良が発生すると、そのアドレスをホスト側のコントローラに出力する。コントローラでは不良カラムからの読み出しを無視する。こうするとフラッシュメモリ側で冗長カラム用コントローラを省けるので、チップ面積を削減できる。面積の削減比率は1％ほどだという。また、読み出しアクセス時間の短縮にもつながるとする。

3bit/セル技術による32GbitのNANDフラッシュメモリ。チップ寸法は9.215mm×12.247mm	上が従来の冗長カラム方式。不良が発生したカラムと冗長カラムを置き換える。下が今回の方式。あらかじめカラムを多めに用意した。不良が発生したカラムのアドレスをホスト側のコントローラが記憶しておき、不良カラムからの読み出しを無視する

●Intelとマイクロンも32Gbit NANDを発表

　このほかフラッシュメモリのセッションでは、米Intelとマイクロン(米Micron Technologyの日本法人)の共同開発チームが34nm技術による32GbitのNANDフラッシュメモリを発表した(R. Zengほか、講演番号13.1)。2bit/セル技術を採用している。チップ(ダイ)面積は172平方mm。電源電圧は2.7～3.6V。書き込み(プログラム)のスループットは9MB/秒である。読み出し時間は50μsとかなり長い。書き込み時間は900μs、消去時間は3msである。

34nm技術による32GbitのNANDフラッシュメモリ。製造技術はp基板のトリプルウエルCMOS、3層金属配線。メモリセル面積は0.0046平方μm

　NANDフラッシュメモリの市場は価格の暴落によって生産調整を余儀なくされているものの、大容量化の技術開発は着々と進んでいる。2010年には、ワンチップで4GB(32Gbit)を格納するフラッシュメモリが、大量に出回ることになりそうだ。大容量USBメモリやSSDなどの外部記憶装置の価格低減に、大きく寄与することは間違いないだろう。

□ISSCCのホームページ(英文)
http://www.isscc.org/isscc/
□関連記事
【2008年2月7日】【ISSCC】米SanDiskと東芝、3種類の16Gbit NANDフラッシュメモリを共同開発
http://pc.watch.impress.co.jp/docs/2008/0207/isscc04.htm

(2009年2月12日)

[Reported by 福田昭]