IRPS併設の展示会場

会期：4月29日～5月1日(技術講演会のみ、現地時間)

会場：米国アリゾナ州Hyatt Regency Phoenix at Civic Plaza

　CPUやメモリなどの半導体チップは、静電気放電(ESD：ElectroStatic Discharge)に弱い。ESDによって発生する高電圧パルスは、半導体チップの回路を簡単に破壊してしまう。このため、ほとんどの半導体チップは入出力パッドと内部回路の間に静電気保護回路を組み込んで、ESDに対する耐性を確保している。

　ESDによって半導体の入出力ピンに高電圧パルスが侵入した場合に、静電気保護回路はパルス電流を素早く逃がすことで、内部回路へのパルスの侵入を防ぐ。静電気保護回路にはダイオードやバイポーラトランジスタ、ゲート接地MOS FETなどが採用されてきた。最近では、サイリスタを保護回路に組み込むことが多い。

　半導体チップがESDに曝される機会は、大きく分けると2つある。1つは、半導体ウェハからシリコンダイ(ベアチップ)を切り分けてパッケージに組み立てる工程(パッケージング工程)。もう1つは、パッケージ入りの半導体チップをボード(プリント配線基板)に取り付ける工程(ボードアセンブリ工程)である。どちらも過去には、帯電した人体(作業者)によるESDが大きな問題となった。

　静電気保護回路の技術が進化したおかげで現在は、帯電した人体によるESDが発生しても壊れにくい半導体チップが出荷されている。帯電した人体をモデル化した試験によってESD耐性を確認した半導体チップである。このモデルは「人体帯電モデル(HBM：Human Body Model)」と呼ばれており、100pF(ピコファラド)のコンデンサに充電した電荷を、1.5kΩの抵抗器を介して半導体チップの入出力ピンにあたえる試験を実施する。コンデンサを充電するときの電圧が高いほど、半導体チップにとって厳しい試験となる。

　人体帯電モデル試験によるESD耐性は電圧の違いによって、おおよそ5段階に分かれている。2kV、1.5kV、1kV、500V、500V未満である。一般のCMOS半導体チップは、2kVのESD耐性を備えていることが多い。高周波ICや低雑音ICなどは逆にESD耐性が低い。マイクロ波の低雑音アンプに使われる化合物半導体デバイスでは、ESD耐性がわずか数十Vの製品すらある。

　現在は、半導体をパッケージに組み立てる工程や半導体チップをボードに組み込む工程のほとんどが自動化されている。作業者が直接、半導体チップにふれる機会はほとんどない。ただESD耐性の基準値には、ほかに普遍的に使える指標がない。このため依然として、人体帯電モデル(HBM)の試験値が標準的に使われている。半導体チップのデータシートを見るとESD耐性の項目に表記されているのは今でも、HBMの値である。

　このように、実際のESD環境とESD耐性試験の内容にはずれがある。そのずれが容易に許容できる範囲であれば良かったが、最近では無視できないほど大きくなってきた。2008 IRPSでは、米Texas Instrumentsが現在の課題を解説した(講演番号1.1)。

　現状のESDを巡る状況の問題点は以下の通りである。

1. 半導体の微細化とともにESD耐性を確保するための設計余裕が減少し、静電気保護回路の設計が非常に難しくなってきた
2. 半導体ベンダーやボード組み立て企業における静電気管理が一定の水準に達しており、HBM試験でのESD耐性と市場不良の高低が一致しなくなってきた

半導体製造技術の微細化にともなう静電気保護回路の設計余裕の変化。回路の耐圧と回路の動作電圧の間が、設計余裕に相当する。微細化とともに設計余裕は狭くなってきた	HBM試験でのESD耐性と市場不良の関係。ESD耐性は500V、1kV、1.5kV、2kVの4種類。合計210億個の半導体チップを調査した結果、500V～2kVの範囲では市場不良率とESD耐性の間には関係性がみられなかった	HBM試験でのESD耐性を確保するためのコストと、製造技術(最小加工寸法)の関係。HBMの試験耐圧2kVを達成するためのコストが急上昇している

　特に微細なCMOSでは、HBM試験で2kVの耐圧を確保することが難しくなってきている。一方でESD耐圧2kVの半導体チップの市場不良率は、ESD耐圧1kVの半導体チップの市場不良率とほとんど変わらない。いずれも不良率としては非常に低い水準ではあるから、ESD耐圧を例えば1kVから2kVに向上させたとしても、実用上はほとんど意味がないことになってしまう。

　そこで大手半導体ベンダーが中心となり、業界団体「Industrial Council on ESD Target Levels」を結成してESD耐性基準の見直しを始めた。半導体ベンダーの75％がこの団体に参加しているという。そのほかにはボード組み立て企業、テスターベンダーなどがメンバーである。「Industrial Council on ESD Target Levels」は2007年末にはホワイトペーパーを発行し、HBM試験でのESD耐圧は最大1kVの達成を仕様とするように提唱している。

　Texas Instrumentsの講演によると、HBM試験耐圧が1kVの半導体チップを2kVに高めるための再設計に要する期間は、7人月に達する。これだけのコストをかけても実際にはあまり意味がないのであれば、やらないほうが社会的損失を避けられるというのが基本的な考え方である。

新しく提案したESD耐性(HBM試験)の考え方。基本的な静電気管理をしていることが前提になる。500V以上の耐圧があれば通常は安全であり、1kV以上の耐圧があれば十分なマージンがあるとする	「Industrial Council on ESD Target Levels」の主要メンバー

　このほか、半導体チップまたはパッケージが帯電し、半導体チップのピンが外部の導体と接触することでESDが発生する現象が'80年代から知られている。パッケージ組み立て工程やボードアセンブリ工程などの自動化によって発生するようになった不良モードである。この不良モードをモデル化した「デバイス帯電モデル(CDM：Charged Device Model)」による試験方法が開発されている。

　「Industrial Council on ESD Target Levels」では、CDMによる試験のESD耐性についても検討を進めている最中である。半導体パッケージの種類とピン数、半導体チップの動作速度(高速品あるいは標準品)によって耐圧を区分けすることを考えている。

□国際信頼性物理シンポジウム(IRPS)のホームページ(英文)
http://www.irps.org/
□関連記事
【4月30日】【IRPS】PCやデジタル家電などの寿命をあらかじめ予測する
http://pc.watch.impress.co.jp/docs/2008/0430/irps01.htm
【4月28日】2008 IRPS前日レポート～半導体の微細化とともに信頼性の維持が難しくなる
http://pc.watch.impress.co.jp/docs/2008/0428/irps00.htm

(2008年5月1日)

[Reported by 福田昭]