NECエレクトロニクス 基盤技術開発本部長の桑田孝明氏

11月19日　発表

　NECエレクトロニクス株式会社は19日、16日に発表した40nmプロセスによるDRAM混載システムLSIの生産決定について、記者説明会を開催。同社 基盤技術開発本部長の桑田孝明氏が詳細を説明した。

　同社のLSIのコンセプトについて、ベースラインのCMOSを用意し、DRAMなどのその他の要素を追加しても、ベースラインCMOSとそのライブラリを共通して利用できるということを特徴にしていると説明。今回開発したのは、40nmプロセス技術によるCMOSプロセスで、電源電圧(VDD)の違いにより2つのバリエーションを用意し、同時に40nmでのDRAMの混載も確立したという。

　デジタルコンシューマ向けに最大800MHzの処理速度と低消費電力を両立した「UX8G」と、モバイル領域向けにリーク電流を抑えてより低消費電力とした「UX8L」を用意。電源電圧をそれぞれ0.9～1.0Vと1.1Vとし、高い演算能力が求められる領域を除いた幅広い用途をカバーする。

　これまで同様に消費電力の低さも特徴としつつ、セルサイズ0.06平方μmのDRAM混載が可能になったほか、液浸露光による配線ピッチの縮小、High-k採用によるばらつき抑制などを実現している

同社の開発コンセプト	ハイエンドを除いた幅広い分野をカバーする	40nmと55nmの比較

　40nmは45nmの第2世代にあたり、55nmで採用したハフニウム製のゲート絶縁膜に加え、ニッケルシリサイドのゲート電極と、ジルコニウムオキサイドのHigh-k絶縁膜を採用し、不純物と寄生抵抗を抑制。これらにより、低消費電力化やトランジスタ性能のばらつき抑制、ロジック/メモリ間の高速化を実現したという。

トランジスタ技術	ばらつきを抑制した	ロジックプロセスでは90nm比で動作電力を35%に

　eDRAMについては、0.18μmから90nmの4世代にわたり製品を展開し、直近ではゲーム機のWiiやXbox 360のほか、各種コンシューマ機器での採用実績があるという。今回、40nmプロセスとなったことで、最大256MbitのeDRAMを搭載可能になり、ベースCMOSとの互換性を維持しながら、高速化/低消費電力化、55nm比で約半分となる小型化を実現した。

　以上の技術や、DFM(Design For Manufacturing)技術の改善により、55nm比で40nm製品は同面積で約2倍の素子密度となり、同密度の場合には約0.7倍のサイズ縮小を達成した。

　桑田氏は、今回の発表にについて、「45nmで東芝と共同開発したものを持ち帰り、それらの中から技術をピックアップして40nmでベースラインCMOSを作り、eDRAMを追加したもの」と経緯をまとめた。今後のスケジュールは2008年第4四半期にサンプル出荷、2009年第1四半期に量産開始を予定している。

eDRAMの採用実績	互換性を維持しながら性能を向上	40nm eDRAMの特徴

DFM技術によりホットスポットの発生を防ぐ	40nmプロセスのデザインルール

□NECエレクトロニクスのホームページ
http://www.necel.com/
□ニュースリリース
http://www.necel.com/news/ja/archive/0711/1901.html
□関連記事
【11月16日】NECエレ、40nmプロセスのゲーム機向けシステムLSIを製造へ
http://pc.watch.impress.co.jp/docs/2007/1116/necel.htm

(2007年11月19日)

[Reported by matuyama@impress.co.jp]