■後藤弘茂のWeekly海外ニュース■ 2世代に並存するIntelの次世代CPU群 「Nehalem」と「Tejas」

●推定できるIntelの今後のCPUのダイサイズとトランジスタ数

　2004年に登場すると見られる、Intelの次世代アーキテクチャCPU「Nehalem(ネハレ)」。

　前回のコラム「スクープ! Intelが新アーキテクチャのCPU「Nehalem」を2004年に投入」で紹介したこのCPUは、おそらく、90nmで製造されダイサイズ(半導体本体の面積)は200平方mm程度になると見られる。ダイサイズがこのクラスだとしたら、CPUのトランジスタ数は約1億5,000万～2億程度になるだろう。

　同様に、2004年前半に登場する次世代CPU「Tejas(テージャス/テハス)」は120～140平方mm程度のダイでトランジスタ数は約1億4,000万程度以上と推測される。これは、単なる推測に過ぎないが、ある程度の根拠はある。Intel CPUの法則性から、およその傾向を割り出せるからだ。

　IntelのIA-32 CPUは、プロセス技術とダイサイズに一定の法則がある。下の「Intel CPU die size guesstimate」の図を見ると、それがよくわかる。例えば、0.18μm版Pentium 4(Willamette:ウイラメット)と0.35μm版Pentium II(klamath:クラマス)は約4年の間を置いて同程度のダイサイズに並んでいる。0.35μm版MMX Pentium(P55C)と0.25μm版Pentium III(Katmai:カトマイ)と0.13μm版Pentium 4(Northwood:ノースウッド)も同様に並ぶ。そして、同じ時期に同じダイサイズのCPUが並存することはない。

【図:ダイサイズ移行図】

　そのため、90nm版NehalemはWillametteなどと同列に、90nm版「Tejas(テージャス/テハス)」はNorthwoodなどと同列に並ぶと推定される。つまり、Intelはその程度のダイサイズを目標に、NehalemとTejasを開発していると思われる。そうすると、論理的にトランジスタ数も見えてくる。NehalemはWillamette(4,200万)の4倍の1億6,000万かそれ以上、TejasはNorthwood(5,500万)の2倍の1億1,000万以上という計算だ。Tejasの場合、もしL2キャッシュを2MB搭載しているとすると、SRAMの比率が高くなり、トランジスタ数は1億4,000万以上になる。

　ちなみに、来年のNorthwood後継CPU「Prescott(プレスコット)」は100平方mmかそれ以下でトランジスタ数は8,000万以上と推測される。これは、Prescottが1MBのL2キャッシュを搭載していると見られる(PrescottベースのXeonであるNoconaは1MBのL2キャッシュ)からだ。ただ、PrescottのL2キャッシュは512KBと言っているOEMもあり、このあたりは今ひとつはっきりしない。512KBだった場合には2500万トランジスタほど少なくなる。

【図:CPUトランジスタ】

●ムーアの法則があるから規則性が生じる

　Intel CPUのダイサイズの推移に規則性があるのは、ムーアの法則が働くからだ。同じアーキテクチャのCPUでも、ムーアの法則により製造プロセス技術が1世代進化するとチップ(＝ダイ)がより小さくなる。原理的には1世代でダイサイズは50%に縮小するはずだが、実際にはキャッシュを増やしたりするため、ややそれよりも大きな60～70%程度に縮小する。

　P6系(Pentium Pro/II/III)までのIntel CPUは、登場時には300平方mmクラスの巨大なダイで、次世代のプロセス技術では160～200平方mmに縮小し、3世代目のプロセス技術では90～140平方mmにまで縮小してきた。

　ダイサイズが小さいほど、CPUの製造コストは下がり、1枚のウェハから製造できるCPU個数は増える。そのため、このダイサイズの違いは、ターゲット市場の違いでもある。つまり、最初の300平方mmのダイはサーバー&ワークステーションなどハイエンド向け、次の200平方mm以下のダイがメインストリームデスクトップ(今ならPentium 4クラス)向け、3世代目の140平方mm以下のダイがバリューデスクトップ(Celeronクラス)向けという切り分けだ。

　Intelは、通常2年に1回プロセス技術を更新する。そのため、原理的にはIntel CPUは2年置きに、1段づつダイが縮小し、市場が下へ移動する。

　そして、P6までは、Intelは1プロセス世代ごとに新しいアーキテクチャのCPUを登場させてきた。例えば、300平方mmクラスのP5(Pentium)が0.8μmから0.5μmへと一段縮小して163平方mmの「P54C」になると、入れ替わりに0.5μmのP6が300平方mmで登場するという具合だ。もっとも、P6の場合は実際には本当に量が出たのは次の0.35μm版の196平方mmになってからだが、その時にはPentium系も0.35μmに移行し90平方mmになっていた。つまり、2年置きに新CPUが登場すると、ちょうど各プロセス世代毎の階層を埋められるという構図になっていたわけだ。

●2年サイクルから4年サイクルに戻ったCPU開発

　1プロセス世代は2年で、IntelのCPU開発サイクルは4年。そのため、Intelはオレゴンとカリフォルニアの2ヶ所にCPU開発部隊を設け、オーバーラップする形でCPU開発をさせた。P5(Pentium)はカリフォルニア部隊、P6(Pentium Pro/II/III)はオレゴン部隊の製品だ。

　ところが、このサイクルに途中からひとつ穴が開いた。Pentium ProとPentium 4の間だ。ここにはもともとP7と呼ばれたCPUプロジェクトがあったが、それはIA-64 CPUの「Itanium(Merced:マーセド)」に切り替わってしまった。そのため、IntelのIA-32 CPUは1世代スキップしてしまう。

　IntelがAMDのAthlon(K7)に攻めまくられたのは、まさにこの間隙だ。AthlonはIntelの世代ならP7に当たる。ところが、IntelはP7に当たるアーキテクチャ世代のCPUがないため、1世代スキップしたWillametteを投入するまで苦しい戦いを迫られることになる。

　いずれにせよ、これ以降、Intel内部ではサンタクララはIA-64、オレゴンはIA-32という棲み分けができるようになる。そして、それぞれの開発チームが約4年毎に新アーキテクチャを投入するというサイクルにあるように見える。つまり、2年サイクルには戻っていない。例えば、Pentium 4は0.18μmで217平方mmで登場したが、0.13μmで200平方mmクラスで登場した新アーキテクチャCPUはなかった。これは、Intelといえども開発リソースに限界があるためだと思われる。

●空きサイクルをアーキテクチャリフレッシュで埋める?

　では、今後のIntelのCPUサイクルはどうなっているのだろう。ここから先は推測だが、おそらく新アーキテクチャ導入は4年置きにする代わりに、中間に1回のメジャーアップグレードを入れることで、アーキテクチャをリフレッシュする戦略を採ると思われる。アーキテクチャリフレッシュによって、開いたサイクルを埋めるわけだ。そして、1世代のCPUアーキテクチャが4プロセス世代に渡ると推測される。

　これまでもIntelは、こうしたアーキテクチャリフレッシュを行なってきた。Pentium→MMX Pentium、Pentium II→Pentium IIIといった拡張だ。では、Pentium 4以降の世代で、アーキテクチャリフレッシュを行なうとしたらどうなるのか、推測してみよう。Pentium 4からは、Intelは第1世代目のダイサイズの目標を200平方mmにしたようだ。また、1世代進む毎に、L2キャッシュを倍増させることにしたようだ。そのため、基本の3プロセス世代でのダイサイズの縮小は次のようになると推測される。

　CPUのダイは、おそらくパッケージを根本的に変えない限り80平方mm以下に持って行くのは難しいと思われる。それは、パッド間隔の制約と電力密度の制約があるからだ。つまり、ゴールは決まっているわけだ。そうすると、3プロセス世代以上にCPUアーキテクチャを延命するとしたら、ダイサイズを1世代分増やすことができる計算になる。つまり、第3世代をベースに、大幅なアーキテクチャ拡張を加えてダイサイズを増やしてもOKというわけだ。そうすると、下のようになる。

　で、これをPentium 4に当てはめると、論理的には次のようになる。

　つまり、きれいに行けばTejasのダイはNorthwoodクラスになる。だとすると、かなりトランジスタ数に余裕があるので、アーキテクチャ拡張は大幅なものになるだろう。また、リフレッシュの目的は、プロセス技術で1世代分アーキテクチャを延命することにあるから、Tejasベースで65nm版のCPUも必ず存在することになる。つまり、65nmは、Nehalem系とTejas系の2つがある。これは、同じプロセス世代で、2つ以上のCPUアーキテクチャ、2段階以上の異なるダイサイズのCPUが必ず併存しなければ、市場をカバーできないため当然だ。

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(2002年10月2日)

[Reported by 後藤 弘茂]