イベントレポート
ルネサス、12チャンネル/フルHDビデオの一括処理を200mW未満で実現するSoC
（2016/2/3 11:56）
半導体設計企業のルネサス システムデザインとRenesas Design Vietnam、半導体ベンダーのルネサス エレクトロニクスの共同開発チームは、12チャンネルのフルHDビデオを同時に処理する高速動画像信号処理SoC(System on a Chip)を開発し、その技術概要を国際会議「ISSCC 2016」で2月1日に発表した(講演番号4.4)。カメラやディスプレイなどの画像入出力機器を数多く搭載した、自動車運転支援システムや自動車用情報機器などに向けたチップである。
フルHD(1,920×1,080ドット)で30fpsのH.264形式圧縮映像を12チャンネル同時にデコードした時の消費電力は、197mWと低い。製造技術は16nmのFinFET CMOSである。シリコンダイの寸法は7.3×3.8mm。
動画像信号処理SoCは、動画像処理(圧縮や伸長など)を担うビデオコーデック回路とビデオプロセッシング回路、認識処理や危険予測、判断処理など(「コグニティブプロセッシング」と呼称)を担うCPUとGPU、そしてLPDDR4メモリコントローラ回路で構成される。ISSCC 2016では主に、ビデオコーデック回路とビデオプロセッシング回路に関連した技術内容を公表した。
ビデオコーデック回路は、3個ずつ2種類のプロセッサ(合計6個のプロセッサ)でできている。符号化圧縮処理を担うストリームプロセッサ(SP)と、そのほかの処理を担うコーデックプロセッサ(CP)がある。
ビデオプロセッシング回路は、4種類、合計11個のプロセッサで構成される。内訳は歪み補正処理を担うレンダリングプロセッサ(RP)が2個、汎用画像処理(デインタレースやスケーリングなど)を担うビデオプロセッサ(VP)が3個、画像の合成処理を担うブレンディングプロセッサ(BP)が2個、ディスプレイへの出力用画像処理を担うディスプレイプロセッサ(DP)が4個、である。
メモリ帯域を確保して高性能と低消費を両立
SoCのメモリコントローラ回路にはLPDDR4-3200のDRAMを外付けする。ここで問題となるのが、メモリ帯域の確保である。ビデオ回路(ビデオコーデック回路とビデオプロセッシング回路)が外付けDRAMとデータをやり取りすると、膨大なデータが流れることになる。12チャンネルのフルHDビデオを処理する時には、データの転送速度は約20GB/secに達する。
こうなると、コグニティブプロセッシングを実行するCPUとGPUは十分なメモリ帯域を確保できず、処理性能が低下してしまう。また内部バス帯域の約40％をビデオ回路のデータが占有することになり、バスの消費電力が増加する。
この問題に対処するため、ビデオ回路が外付けDRAMとやり取りするデータの容量を、減らすことにした。具体的にはビデオ回路のプロセッサにデータ圧縮伸長回路を追加し、データを圧縮してから外付けDRAMに格納することにした。
ただし、圧縮済みのデータをDRAMに格納すると、CPUあるいはGPUがDRAMにアクセスした時に、圧縮済みのデータを読めないという問題が発生する。そこでメモリコントローラ回路にデータ伸長回路を追加し、CPUとGPUによる読み込みを可能にした。
また、ビデオ回路のデータ圧縮によってデータの読み書き単位があまりに小さくなると、LPDDR4メモリのデータ転送効率が低下する。具体的には、データのアクセス単位が128Byte未満になると、転送効率が100％ではなくなる。例えば64Byte単位のアクセスだと、転送効率は50％に低下する。
この問題を防ぐため、ビデオ回路にバッファを設けて256Byte単位でデータ圧縮をかけてから、DRAMにデータを書き込むことにした。
これらの工夫により、高い処理性能を維持しつつ、ビデオ回路が消費するメモリ帯域を半分に減らした。この結果、バスの消費電力が半分に低下した。ビデオ回路全体では、消費電力を20％ほど削減できた。
