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新トランジスタアーキテクチャを採用したiPhone 6sの「A9」

FinFET 3Dトランジスタへの移行が予想されるA9

 Appleは、最新のiPhoneである「iPhone 6s」を発表した。iPhone 6sは、半導体チップとして見ると、iPhoneの歴史の中で大きなジャンプとなる可能性がある。

 iPhoneではこのところ、外観上の大きな変化やブランド名のメジャーチェンジと、アーキテクチャやプロセス技術の大きな変化のタイミングが1世代ずつずれている。画面サイズが4型となったのは「iPhone 5」だったが、64-bit ARMv8命令セットアーキテクチャになったのは「iPhone 5s」だった。画面サイズが4.7型になったのは「iPhone 6」だったが、今回のiPhone 6sでプロセス技術がFinFET 3Dトランジスタに変わったと見られる。半導体チップの技術上の変革で測るなら、節目となっているモデルはiPhone 5sとiPhone 6sだ。中核SoC(System on a Chip)で言うなら、iPhone 5の「A6」とiPhone 6の「A8」が相対的に小さな変化で、iPhone 5sの「A7」とiPhone 6sの「A9」が大きな変化になると見られる。

 もっとも、Appleは、A9チップの製造プロセスについては、明確にしていない。しかし、先週の発表会では、「新トランジスタアーキテクチャ(New transistor architecture)」と説明している。トランジスタのアーキテクチャはよく知られる通り、過去数10年、2Dのプレーナ型のままだった。アーキテクチャの変革は、FinFET 3Dトランジスタを指すと考えるのが自然だ。

 実際、今年(2015年)から来年(2016年)はファウンドリ製品がFinFETへ移行する年で、モバイルSoCやGPUが、次々にFinFETプロセスに移行する見込みだ。FinFETの利点は、リーク電流(Leakage)を大幅に削減できること。現在のプロセス技術は、世代毎のリーク電流の増大に悩まされている。リーク電流のために、待機時と動作時のどちらも電力消費が増大している。

Intelとファウンドリプロセスロードマップ(PDF版はこちら)
製品ごとのプロセスロードマップ(PDF版はこちら)

 これがFinFET 3Dトランジスタになると、リーク電流が抑制される。特に、低電圧時の特性が高く、モバイル製品では、性能の向上かバッテリ駆動時間の延長が実現しやすくなる。Appleが、A9の性能についてCPUで70%、GPUで90%の向上だと説明している背景には、FinFETトランジスタ化があると見られる。

リーク電流を大幅に抑えることが可能なFinFET

 従来のプレーナトランジスタ技術でリーク電流が増大した原因は、トランジスタが微細化したためだ。ゲート長(Gate Length:Lgate)が短くなると短チャネル効果(SCE:Short Channel Effect)によって、ゲートに電圧をかけていないオフ状態でも、ソースとドレインの間で電流が流れるサブスレッショルドリーク電流が増大する。また、ゲートからのゲートリーク電流も、微細化で増大した。こうした制約から、プレーナトランジスタは、SOI(silicon-on-insulator)などの技術を使わない限り微細化が難しくなっていた。

 FinFET 3Dトランジスタは、この問題に対する解決策だ。3Dトランジスタではチャネルを複数の方向からゲートで囲むため、ゲート面積が広くなる。中核のフィンがほぼ空乏化されることで、短チャネル効果が抑制されサブスレッショルドリーク電流が劇的に抑制される。短チャネル効果を抑制できると、リーク電流を減らすことができるほか、ソースとドレインの間のゲート長を短くできるため性能が上がる。また、ゲートがチャネルに接する面積が増えることでチャネルの電流駆動能力も上がる。

 ファウンドリのFinFETプロセスで、現在採用できるのは、TSMCの16nmプロセスとSamsungの14nmプロセス。プロセスノードの数字は16と14で異なっているが、内容的にはかなり似通っている同世代のプロセス技術だ。SamsungとGLOBALFOUNDRIESは14nmプロセスで戦略提携をしており、SamsungとGLOBALFOUNDRIESの間では、比較的容易に製造を移すことができる。今回のA9はSamsung/GLOBALFOUNDRIESでの製造と言われている。ちなみに、Samsung/GLOBALFOUNDRIESからTSMCに製造を移す場合は、RTLからの論理合成であっても、最適化にかなり手間がかかる。

Samsungが昨年発表した14nmのスケジュール

 もっとも、Samsung/GLOBALFOUNDRIESの14nmと、TSMCの16nmは類似性が多く、共通した特徴をいくつか持つ。そもそもファウンドリのFinFETプロセスは、配線層の配線間の距離であるメタルピッチ(Metal Pitch)的には前世代の20nmプロセスと同じ64nm(M1)ピッチだ。乱暴な言い方をずれば、20nmプロセスの配線層でプレーナトランジスタ版が「20nm」というブランド、FinFET 3Dトランジスタ版が「14/16nm」というブランドとなっている。

 実際には、14/16nmでは、配線層にも20nm世代から改良が加えられているほか、セルライブラリの設計が全く異なるが、20nmと共通性のあるプロセス世代であることは確かだ。ちなみに、Intelの14nmプロセスは、同じノード数字ではあるが、メタルピッチは最小で52nmでゲートピッチ(Gate Pitch)も70nmと、下の図のように一回り微細化している。図の横の数字はゲートピッチ、つまりゲート同士の距離(ゲート長とは異なる)。デバイスピッチ(Device Pitch)やトランジスタピッチ(Transistor Pitch)、CPP(Contacted Poly Pitch)などとも呼ばれる。縦の数字はメタルピッチで、インターコネクトピッチ(InterConnect Pitch)とも呼ばれる。ファウンドリはゲートピッチのオプションに、短ピッチを用意する場合もある。

Intelとファウンダリの比較(PDF版はこちら)

A9のダイはA8より大型化か?

 Appleは、iPhone/iPad用に設計したチップは外販せずに、自社システムにしか使わない。そのため、iPhone/iPad用のApple Aシリーズは、時としてダイが大きくなる。チップ価格をそれほど気にする必要がないためだ。今回のA9も、ダイサイズは、相対的に大きくなることが予想される。

 Appleは、A9の性能についてCPUで70%、GPUで90%の向上としている。FinFET化によって、電力当たりの動作周波数の向上によって性能向上を見込むことができる。しかし、それだけでは、この性能向上幅には足りない。そのため、GPUコアにおけるクラスタ数の増加は確実であるほか、CPUコア数の増加も予想できる。つまり、SoCチップに搭載するトランジスタ数が増える。

 通常は、プロセスノードが微細化すると、同じダイ面積当たりの搭載トランジスタ数が増える。ラフに言って、1世代の微細化でトランジスタ数は2倍だ。しかし、現世代のApple A8やiPad用のApple A8Xの20nmプロセスから、14/16nmプロセスと見られるApple A9/A9Xへの移行では、そうは行かない。20nm→14/16nmでは、ノードの数字に見合うほどはダイサイズが縮小しないからだ。

 最大の理由は、20nmと14/16nmは、メタルピッチが同じであるため、配線だけで見るなら、縮小しないためだ。配線層だけで見ると、20nmと14/16nmでは、同じダイサイズのチップに、同数のトランジスタしか載らないことになる。

 ただし、14/16nm FinFETプロセスは、性能が上がるため、セルライブラリ自体の設計も変わる。例えば、典型的な28nmプロセスのセルライブラリは、ハイパフォーマンスのスタンダードセルは12トラック(12T)のセルハイト(セル高)だったのが、FinFETプロセスでは10.5(10.5T)トラックに減る。ハイデンシティ(高密度)のスタンダードセルは9トラック(9T)で同じだが、性能が向上する。そのため、プレーナトランジスタでは12Tライブラリで設計していたCPUコアを、9Tライブラリで設計することも可能になる。

スタンダードなセルのトラック(PDF版はこちら)

 また、プロセスのゲートピッチ自体も短くできる。Samsung/GLOBALFOUNDRIESのゲートピッチは20nmの90nmに対して、78nmと特に短い。そのため、14/16nm FinFETでは、20nmプロセスに対して最大で15%までダイを縮小できる。特に、Samsungはダイを縮小できることを強調しており、A9がSamsung/GLOBALFOUNDRIESの14nmだとしたらその恩恵を享受できる。

 しかし、それでも性能の向上幅には足りない可能性がある。その場合、A9ファミリは大きめのダイの、ややコストが高いチップとなる。20nmプロセス以降は、ダブルパターニング技術を配線層に使うため、プロセス処理のコストも上がっており、チップだけで見ると、iPhone 6s世代はやや高くつく製品の可能性がある。

モバイル向けSoCのダイサイズ(PDF版はこちら)

 AppleのSoCのダイサイズは、A5以降、大型化しており、A5Xでは163平方mmまで大型化した。2010年頃までのモバイルSoCのダイサイズは70平方mm以下が通常で、Appleのおかげで大型ダイによる性能競争が激化した。Appleは、20nm世代ではA8は89平方mmと、中程度のダイサイズとなっており、まだ大型化の余地がある。

センサーハブを統合したA9

 A9の半導体チップ的に重要なポイントの1つはセンサーハブの統合だ。センサーハブは、各種センサーからのデータを受け取って処理する専用プロセッサだ。iPhone 6までは、センサーハブは別チップで、iPhone 6の場合はM8と呼ばれるチップだった。サンサーデータをセンサーハブで処理すると、SoC側のメインCPUを起こす必要がないため、平均電力の面では非常に有利となる。

 スマートフォン各社は、活動量アプリのような、センサを使うアプリケーションの増大に対応してセンサーハブチップの搭載を進めて来た。しかし、従来はセンサーハブは別チップであるため、メインSoCとの間の通信が必要で、実装面積も取っていた。Appleは、A9 SoCにセンサーハブM9を、オンダイ(On-Die)統合することでワンチップ化して、この問題を解決した。

 センサーハブの統合は、将来のウェアラブル向けチップには必須と言われている機能だ。センサーハブ統合SoCでは、チップ上に、常に動作を続けるオールウェイズオン(Always-on)ブロックがあり、そのユニット群が恒常的に入力されるセンサーデータを低電力に処理する。メインのCPUコアやGPUコアなどのユニット群は、通常は待機状態となり、パワーゲートされ電力消費を最小に抑えられる。

 A9の構成は、こうしたウェアラブル時代のチップの構成となっていると見られる。センサーハブユニットには、MCUコアとDSPコア(MCUコア統合もあり)とワーキングメモリなどが搭載されていると見られる。下はARMが示したウェアラブルシステムの例で、これと似たようなオールウェイズオンブロックを搭載していると見られる。

センサーハブの統合(PDF版はこちら)

 センサーハブの統合は、電力とチップ実装面積の面では有利で、中期的にはモバイルSoCのトレンドとなって行く可能性がある。

(後藤 弘茂 (Hiroshige Goto) E-mail