後藤弘茂のWeekly海外ニュース

HBM3、Wide I/O3、DDR5……次々世代広帯域メモリの方向性

GPUへの採用はHBMの浸透の第1歩にすぎない

 AMDは新しいフラッグシップGPU「Radeon R9 Fury」に、積層(スタックド)メモリ技術「HBM(High Bandwidth Memory)」を採用した。Radeon R9 Furyのメモリ帯域は512GB/secで、来年(2016年)には第2世代のHBM2の採用によってGPUのメモリ帯域は1TB/secに達すると見られている。大まかに言えば、ハイエンドディスクリートGPUのメモリ帯域は、2年で3倍に伸びることになる。これは大きなジャンプだ。

メモリ帯域のチャートではHBMが転換点になっている
PDF版はこちら
AMDのJoe Macri氏(CVP and Product CTO, AMD)

 しかし、ディスクリートGPUへの採用は、実はHBMのようなスタックドメモリの適用の第一歩に過ぎない。「HBMは、その適用の道をまだ辿り始めたばかりだ」とAMDのJoe Macri氏(CVP and Product CTO, AMD)は言う。長期的には、HBMやWide I/OといったスタックドメモリはサーバーからメインストリームPC、モバイルまで幅広い市場に適用されて行くと期待されている。

 特にPC市場では、GPUを搭載したAPU(Accelerated Processing Unit)型のCPUへのスタックドメモリの適用が期待されている。それは、DDR系メモリの狭いメモリ帯域が、APUの性能向上の大きな足かせになっているからだ。現在のハイエンドGPUコア内蔵CPUは、メモリ帯域を引き上げない限り、ここから先、性能を引き上げて行くことが難しい。メニイコアサーバーCPUも同様に、広帯域メモリを必要としている。

ディスクリートGPU以外の領域でもメモリ帯域の要求が増大
PDF版はこちら

 これは半導体的に見ると、自然な流れだ。半導体チップの集積度が上がるにつれて、マルチコア化とGPU型並列プロセッサ内蔵化をした現在のCPU/APUの演算性能はどんどん上がって行く。ところが、外部メモリへのアクセス帯域は、消費電力の壁のために、それほど迅速に上げることができない。オフチップアクセスの電力を削減することは難しいためだ。そのため、微細化とともに、プロセッシングとメモリ帯域のバランスは急速に崩れつつあり、メモリ帯域がボトルネックとなっている。AMDのMacri氏は次のように語る。

 「1つ明確に言えることは、HBMを使ったAPUは、性能数値では今日のAPUを吹き飛ばすような素晴らしいものとなるということだ。なぜなら、現在のAPUの性能はメモリによって制約されているからだ。2チャネルのDDR3の帯域に制約されており、これは2チャネルのDDR4になることで、ある程度性能解消される。しかし、HBMになって制約がなくなればAPUの性能は飛躍する」。

 こうした状況にあるため、ディスクリートGPUの次は、ほかのプロセッサにもHBMのような広帯域メモリが広まる可能性は極めて高い。それどころか、IntelやAMDといった高性能CPUベンダーは、いずれも、CPU/APUへの適用を前提に、広帯域メモリの規格化に参加している。HBMのようなスタックドメモリは、将来的には高性能プロセッサの標準のメモリ階層になる可能性がある。

 現在、JEDEC(半導体の標準化団体)では、高性能のHBMと、低消費電力のWide I/Oの2系列のスタックドメモリを規格化している。HBMとWide I/Oは、今後のメモリ階層の中で、カギとなる存在となりそうだ。

スタックドメモリは将来的には多くのコンピューティング市場に広がる可能性がある
PDF版はこちら

Wide I/O3世代がAPUの広帯域メモリの候補

 HBMのGPU採用で先陣を切ったAMDでは、APU(Accelerated Processing Unit)への広帯域メモリの採用を、検討し続けている。AMDは、APUのメモリに、中間解としてGDDR5のモジュール版規格GDDR5Mの採用も検討したが、それよりもスタックドメモリへと一足飛びに向かっている。ただし、時期的には、次のメモリ世代になりどうだ。AMDのMacri氏は次のように語る。

 「(APUへのスタックドメモリの採用について)まだ、話をできるようなきちんとしたプランはない。だが、APUにスタックドメモリは、やってくると信じている。ただし、現在のスタックドメモリがそのままAPUに使われるわけではないだろう。

 まず、Wide I/O系は現在の『Wide I/O2』でも、APUにとって十分な性能ではないと考えている。ピーク帯域が100GB/sec台(Wide I/O2を2スタック使った場合の帯域)では、この種の技術レベルとしては十分とは言えない。そのため、我々とIntelは、Wide I/O2をもっと高速にするように推進して来た。

 おそらく、(APUにスタックドメモリを搭載するのは)“Wide I/O3”世代になるだろう。なぜなら、200GB/sec台の帯域(が必要)だから。Wide I/O3については、まだ(AMDでは)誰も動いていない。しかし、私の知る限りでは、JEDEC(半導体の標準化団体)はWide I/O3について動いている。だから、ある時点でWide I/O3が(APUのメモリに)来ても、驚きはない」。

 ここで興味深い点は、Macri氏がAPUへの採用の可能性で、まず、低消費電力のWide I/O系メモリを挙げた点。APUに付加する広帯域メモリでは、より低電力のWide I/O系に重点を置いていることが分かる。理由は明白で、PC市場がノートPCやモビリティ型へとシフトしているため、モバイルファーストで考える必要があるためだ。

 また、Wide I/O系は、インターフェイス幅に対するメモリ容量がより小さいこともポイントだ。これは、APUでAMDが、比較的小容量のスタックドメモリと、従来型の大容量のDDRメモリの併用を検討していることを示唆している。

 Wide I/O2は、現在の規格では、x512インターフェイスでも、ピン当たり転送レートは800Mbpsで、メモリ帯域はスタック当たり51.2GB/secにしかならない。2個のスタックを使う場合も102.4GB/secだ。これは、IntelのeDRAM相当のメモリ帯域で、次世代APUにはどう考えても不足している。

JEDECの各メモリのインターフェイス構成
PDF版はこちら

 また、Wide I/Oは、最初の世代のWide I/Oも2世代目のWide I/O2も、商業的にはうまく立ち上げることができていない。Wide I/Oの利点は、LPDDR系メモリと同等帯域を、半分程度の電力で実現できる点だが、Wide I/O適用によるコスト増を考えると見合わないと見られているようだ。

モバイルDRAMではWide I/Oは帯域面での利点を出し切れていない
PDF版はこちら

 現在、Wide I/Oは典型的な「タマゴが先か、ニワトリが先か」問題に陥っている。Wide I/Oは普及すれば必然的にコストは下がり、普及がさらに促される。しかし、普及のメドが立たない状態では、諸々のコストが下がらず、そのために普及しない。ブレイクスルーは、Appleのような大手のモバイルSoC(System on a Chip)ベンダーがWide I/Oを採用することだが、今のところ成功していない。もし、Wide I/O系メモリが、APUのニーズに合うようになるなら、Wide I/Oはスマートフォン市場より先にPC市場に浸透するかも知れない。

HBM3メモリもAPU向け広帯域メモリの候補

 AMDはWide I/O系だけでなく、HBM系メモリのAPUへの採用も検討している。性能的に見るなら、APUに適合するのはHBM系となる。実際には市場によってHBMとWide I/Oの両系列が棲み分ける可能性がある。ただし、HBMが採用されるとしても、現行の第1世代HBMや、来年(2016年)登場する第2世代のHBM2ではなく、その次の世代となりそうだ。Macri氏は次のように語る。

 「(将来のAPUのメモリについては)“HBM3”という可能性もある。(HBM3についての規格開発作業は)AMDの中では既に開始している。JEDECの作業部会も、HBM3を採択するだろうと完全に予想している。我々はJEDECの中で、広帯域メモリを進化させたいと考えているメンバーと、HBM3について話し合っている。JEDECでは、HBM2規格についての最終作業をしている最中だが、既に次考えている」。

 HBMについては、JEDEC内での担当部会のチェアマンはMacri氏自身なので、HBM3の規格化を確実視しているのは当然だろう。ここで興味深いことは、HBM2までのスペックでは、APUのニーズに適合しないとAMDが考えていることだ。これにはいくつか理由がある。1つの要素は、インターフェイス幅当たりのダイの数(=容量)だ。

 現在のHBMは、4個のDRAMダイを積層した4-Hiスタックで128GB/secの帯域となる。HBM2は、最初のスペックではその2倍の256GB/secだ。APUのニーズに合った帯域だが、現在のHBM規格では、この帯域は4-Hiの4ダイスタックでなければ実現できない。

 そのため、HBMではダイを1枚にすると、4分の1の帯域になってしまう。APUがHBMをある程度限定された容量で使おうとすると、メモリ帯域が不足してしまう。帯域確保のためダイを増やすと、コストが増してしまう。現在のHBMがこうしたスペックになっているのは、GPUのビデオメモリやネットワークプロセッサのワーキングメモリを想定して開発されたためだ。APUやCPUのメモリとして使うためには、ある程度規格の調整が必要となる。

各ダイにつき2チャネル、4ダイで8チャネルを実現する現在のHBM
PDF版はこちら

DDR/LPDDR系メモリも次世代規格の策定へと進む

 AMDは、このように将来のAPUや、おそらくはサーバーCPUにもHBM系やWide I/O系のスタックドメモリの採用を検討している。では、DDR系メモリの今後はどうなるのか。

 「現在のDDR4やLPDDR4の後継として、DDR5とLPDDR5も登場するだろう。これは、システムメモリでは、容量が重要となるためだ。スタックドメモリは帯域を追求しているため、容量を追求するシステムメモリとは異なる方向性となる。そのため両メモリが併存する。

 実際に、JEDECではLPDDR5とDDR5について作業を行なっている。現在は、この2メモリ規格は統合グループで作業を開始している。ただし、LPDDR5とDDR5で、グループを分離する可能性はある。Qualcommなどは2メモリ規格の作業を分離することを望んでいるが、その一方で、統合を望んでいる企業もある。

 私自身は、どのグループで作業するかを議論すること自体が、ムダだと考えている。必要なのは、ただ、規格策定を円滑に成し遂げることだけで、統合作業が必要ならそうすればいいと考えている」。

 JEDECは、2012年に既にDDR5の予備的な議論を開始しており、次世代システムメモリとして開発を進めている。DDR4/LPDDR4までは、DDR系とLPDDR系の2種類のメモリは、JEDEC内部でも異なる部会で規格化が進められていた。そのため、2系列の規格で、整合されていない要素が多い。現在、共同のグループで規格化を進めている理由は、このあたりの問題の解消にあると見られる。

現在メモリベンダーが構想しているニアメモリとファーメモリの構成概念図
PDF版はこちら
JEDECが2012年に公開した次世代DDR5規格の構想。現在は大きく変わっているが、アクセス当たりの電力を大幅に低減させるという目標は同様
メモリ技術の進化
PDF版はこちら

(後藤 弘茂 (Hiroshige Goto) E-mail