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Tualatinは過去7~8年のIntel CPUで最小のダイサイズ?


●ダイサイズが小さいTualatin

 Intelにとって、TualatinはCeleronブランドで魅力があるチップだ。それは、比較的高パフォーマンスを低コストに実現できるからだ。

 CPUのコストを大きく左右するのは、ダイサイズ(半導体本体の面積)。Tualatinはこれが小さい。前回のコラム( http://pc.watch.impress.co.jp/docs/article/20010709/kaigai01.htm )でレポートしたように、Tualatinのダイは、見たところ、およそ80平方mm程度のようだ。きっちり測ったわけではないが、かなり小さいことだけは確かだ。

 ここ10年のIntel CPUで、これだけダイが小さかったのはIntel DX4(0.6μm、77平方mm)くらいだったと思う。つまり、Tualatinは、Intelにとって7~8年ぶりの小サイズダイCPUとなる。もっとも、Tualatinのダイが小さいのは、P6アーキテクチャ(Pentium Pro/II/III系)が異例に延命されたためだ。P6アーキテクチャの最初のCPU「Pentium Pro」は0.6μmで設計されたので、Tualatinまで0.6/0.35/0.25/0.18/0.13μmと5プロセス世代に渡って延命されたことになる。0.6μmのP6は306平方mmだったが、5世代シュリンクされればツメの先ほどのサイズになるのも当然だ。

 Tualatinの前の世代である、現在の0.18μm版Pentium III(Coppermine:カッパーマイン)のダイサイズは約100平方mm。ダイが縮小すると、ウェハ当たりの採れるチップ数が増大し、歩留まりも向上する。同じ200mmウェハでは、TualatinはCoppermineより、約25%以上多くのチップが採れることになる。おそらく、200mm 1枚当たり300個を楽に超える数が採れるだろう。小ダイサイズは、特にラインの歩留まりが悪い新プロセスの立ち上げ時期には、大きな魅力だ。また、チップ製造の前工程のコストは、ダイサイズが小さくなると確実に減る。

 ただし、Tualatinはヒートスプレッダ(IHS:Integrated Heat Spreader)を載せた分、コストは高くなっている。IHSは、ダイの熱を効率的に分散するために被せられたもので、何でもないように見えて結構なテクノロジだ。例えば、Pentium 4のIHSの場合、IHSとダイの間のインターフェイス素材は極度に熱抵抗値が低いマテリアルを使っているという。それも、ダイのホットスポット(もっとも熱くなる部分)をうまく分散できるように工夫されているそうだ。

 小さなTualatinだが、プロセスが0.18μm→0.13μmと微細化すると、計算上は最大50%のシュリンクが可能なはずだ。しかし、Tualatinのダイを見る限りそこまで小さくなっていないように見える。これにはいくつか理由がある。

 まず、理由の第1は、TualatinがL2キャッシュをCoppermineの2倍の512KBに増量したこと。キャッシュサイズの分が増大している。第2の理由は、Coppermineがすでにある程度シュリンクしていること。Coppermineは、最初は106平方mmダイで登場したが、途中のステッピングアップで約100平方mmにまで縮小した。逆を言えば、Tualatinのダイも今後さらに小さくなる可能性がある。実際、Intelは、0.13μmプロセスのSRAMセルの面積を年内にさらに縮小すると発表している。


●Northwoodは140平方mmクラス?

 それに対して、同じ0.13μm世代の次期Pentium 4(Northwood:ノースウッド)のダイはどうかというと、AMDの投資家向けミーティングの資料では、AMDは140平方mmと推測している。これは、妥当な線だ。現行の0.18μm版Pentium 4(Willamette:ウイラメット)のダイサイズが217平方mmなので、65%にシュリンクするなら140平方mmだからだ。ちなみに、NorthwoodもL2キャッシュは倍の512KBになるので、その分SRAMの面積は増える。

 Northwoodは140平方mmだとしたら、Intel CPUとしては結構小さいサイズだ。しかし、同じプロセス世代のほかのCPUでは、Athlonが0.18μmのPalomino(パロミノ)でさえ128平方mm、0.13μmのThoroughbred(サラブレッド)で80平方mmとされているので分は悪い。

 ただし、生産量の多いIntelにとって、この140平方mmというダイサイズは、バリューセグメントも狙えるサイズだ。MMX PentiumやPentium II/Celeronなど、これまでのパターンでは、Intelは140平方mm程度のダイになったときに、そのアーキテクチャをローエンドまで落とし込んできている。そのため、来年第2四半期に登場するTualatinベースのCeleronのあと、Northwoodも遅くても2002年の前半にはバリュー価格帯にやってくると思われる。


●DBS技術でモバイルユースの使い勝手を向上させる

  Tualatinは、モバイルユースではかなり魅力のあるCPUだ。それは、拡張版のSpeedStep(Geyserville-2:ガイザービル2)を採用するからだ。

 これは、従来のSpeedStepに、CPUの利用率を短サイクルでモニターして、ダイナミックにクロック&電圧を最適化する、デマンドベースのCPUパフォーマンスコントロール技術(Demand-Based Processor Performance State Control:DBS)を加えたものらしい。DBS技術は、すでにTransmetaやAMDが採用していたが、Intelはこの技術に関しては採用に慎重だった。また、TualatinでIntelが採用するDBSは、高クロック/高電圧と低クロック/低電圧の2ステイトを切り替えるものであり、多段階のDBSではない。以前、このコラムで予想した多段階のDBS採用は全く間違いだった。しかし、次期SpeedStepによって、バッテリ利用時の性能はアップする。

 従来のSpeedStepは、バッテリ駆動時とAC時で、CPUのクロックと電圧が切り替わるだけだった。しかし、拡張版のSpeedStepでは、CPUの負荷に応じて自動的にクロックと電圧が切り替わるようになるという。そのため、ユーザーはバッテリ駆動時にも、ほとんどフル性能に近い感覚でノートPCを使うことができる。

 これまではIntel CPUは、CPUがアイドル状態の時はCステイトに入って消費電力を抑えるが、アクティブ状態の時は設定のクロック&電圧まで上がってしまう仕組みだった。しかし、拡張版のSpeedStepでは、バッテリ駆動時のアクティブ状態で、CPU負荷の高い時に高クロック&電圧、低い時は低クロック&電圧に自動切り替えができるようになるようだ。下のようだと想定される。

アイドル低デマンド時高デマンド時
従来SpeedStepCステイト→低クロック&電圧→低クロック&電圧
新SpeedStepCステイト→低クロック&電圧→高クロック&電圧

 これまでも、バッテリ駆動時に高クロック&電圧にしてもよかったのだが、そうすると負荷の少ない時までフル性能になってしまうため、余計な電力を消費してしまう。だが、DBSになったことで、負荷が小さい時は低クロック&電圧駆動を行ない、余計な電力消費を抑えることができるようになった。ただし、IntelのSpeedStepは2段階で切り替えるだけなので、中程度のCPU負荷が続くようなアプリケーションの場合は、あまり省電力にならない。高クロック&電圧に振られてしまうからだ。

 例えば、70%のCPUパワーが必要な時、多段階DBSだと70%のクロック&電圧に合わせることができるが、SpeedStepの場合は100%のクロック&電圧になってしまう。Tualatinの場合は低クロック時のパフォーマンスは、LV版が高クロック時の約60%、ULV版が約50%となる。つまり、DBSでの切り替えのCPUパワーニーズのポイントが、それぞれ60%と50%あたりのラインにあるということだ。そのため、ULV版だと60%~100%、LV版だと50~100%のCPUパワーが持続的に必要とされるアプリケーションの場合に、多段階DBSに対して不利になると思われる。

 LV版はそれでも低クロック&電圧時でさえ450~533MHzと言われているので、これはほとんど問題にならないだろう。大抵のアプリケーションが、低クロック側で対応できてしまうはずだ。しかし、ULV版の場合は低クロック&電圧時に300~350MHzなので、やや問題になる。ただ、中程度のCPU負荷が持続的に必要なアプリケーションは、ほぼマルチメディア系だけなので、今のモバイルユースでは、ほとんどのケースで問題にはならないだろう。


●IHSがない? モバイル版Tualatin

 この拡張版SpeedStepに加えて、モバイルTualatinでもう1つ特徴的なのは、IHSがつかない(らしい)ことだ。モバイル版にIHSをつけない理由は、明らかにPCメーカーの熱設計を容易にするためだ。IHSをつけると、IHSの分の熱抵抗を考慮しなければならないため、サーマルバジェットが減ってしまう。IntelのモバイルCPUは、これまでマックスのダイ温度(Tj)が100度と非常に高かった。この温度が高ければ高いほど、サーマルバジェットが増えて熱設計は容易になる。ところが、もしIHSをつけると、IHS表面温度はどうしてももっと低い温度になってしまう。そのため、熱設計はより難しくなる可能性がある。

 おそらく、そうしたことを考慮して、IntelはモバイルではPCメーカーそれぞれに効率的な熱設計をしてもらえるようにIHSをなくしたと思われる。そうすれば、ダイ温度100度をキープすることができるため、PCメーカーも既存の冷却機構のアプローチをそのままTualatinに応用しやすい。

 ただし、そのためPCメーカーは、モバイルTualatinではCPUダイと冷却機構の密着により注意を払わなければならない。それは、ダイが小さいためクロックの向上とともに電力密度が上がってしまうからだ。ダイとヒートシンクベースがずれてインターフェイスマテリアルのところに隙間が開いてしまうと、かなりまずいことになる。また、ダイの上のホットスポットの熱の分散も意識する必要が出てくるかもしれない。要は、ハードルはかなり高いということだ。

□関連記事
【7月9日】【Kaigai】IntelがNEC発表に合わせてデスクトップ版Tualatinを事実上発表
http://pc.watch.impress.co.jp/docs/article/20010709/kaigai01.htm


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(2001年7月10日)

[Reported by 後藤 弘茂]


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