FTFJ 2008レポート【PowerQUICCプロセッサ編】

フリースケール・テクノロジ・フォーラム・ジャパン2008の会場

9月10日　開催

会場：東京・目黒雅叙園

　米国の大手半導体ベンダーであるFreescale Semiconductorの日本法人フリースケール・セミコンダクタ・ジャパンは9月10日、顧客向けの講演会兼展示会「フリースケール・テクノロジ・フォーラム・ジャパン2008(FTFJ 2008)」を東京の目黒雅叙園で開催した。

　フリースケールは毎年秋に、顧客向けの講演会兼展示会を開催している。2008年は前年のFTFJ 2007と同様、午前中の基調講演セッションとして講演やデモンストレーションを3件ほど実施し、午後には応用分野別に技術講演セッションのトラックを開催するというスケジュールである。「テクノロジ・ラボ」と呼ぶテーブルトップ形式の展示会が設けられたのも例年通りである。

　FTFJ 2008では、32bitの組み込み用プロセッサPowerQUICCの次世代品「QorIQ(コアアイキュー)」ファミリの概要が公表された。本レポートではQorIQおよびPowerQUICC関連の話題をお届けする。

●マルチコア対応の「QorIQ」プロセッサ

　FTFJ 2008では午前中の基調講演でQorIQのデモンストレーションが披露されたほか、午後の報道関係者向け説明会で概要が紹介された。本レポートでは、これらの内容を再編集し、2008年6月に米国で開催されたFTF America 2008の資料を適宜活用してQorIQの内容を解説しよう。

　QorIQは、マルチコア対応の高性能プロセッサであり、現行のPowerQUICC IIIの上位に位置づけられると説明された。PowerQUICC IIIとQorIQの大きな違いは、PowerQUICC IIIが90nmのSOI(silicon on insulator)プロセスで製造されるのに対し、QorIQは2世代先の45nmプロセスで製造されることにある。この差は相当に大きい。同じCPUコアであれば、90nmプロセスで1個のCPUコアが占めるシリコンの面積に、45nmプロセスだと4個のCPUコアを原理的には詰め込める。シングルコアとクアッドコアが同じ面積(すなわち同じ製造コスト)になってしまうのだ。また45nm世代の消費電力は90nm世代の半分になるとフリースケールは説明していた。

　もう1つの大きな違いは、QorIQはCPUコアの数を増やして性能を高めることを前提に設計されたことである。QorIQのアーキテクチャは、32個を超えるCPUコアを内蔵することを前提に開発された。QorIQファミリの最大動作周波数は400MHz～1.5GHzとなっており、PowerQUICC IIIファミリの最大1.5GHzと同じか、それ以下にとどまる。マルチコア化によって性能/消費電力を高めようとする意図が明確である。

　QorIQは性能の違いにより、ローエンドのP1(ピーワン)からハイエンドのP5(ピーファイブ)まで、5種類のSKUを提供する。P1とP2はPowerQUICC IIIと同じCPUコア「e500」を内蔵し、シングルコア品とデュアルコア品を用意する。P3/P4/P5はe500の拡張版である「e500mc」コアを内蔵し、マルチコア品を提供する。P1～P5の概要を一見した限りでは、P1～P2はPowerQUICCの低価格版、P3～P5はPowerQUICCの高性能版との印象を受ける。

　P3/P4/P5のCPUコア「e500mc」は、e500にマルチコア対応の機能を追加した点が主な違いである。特定のタスクを特定のCPUコアに割り当てる機能(ハイパーバイザー機能)を設けたこと、2次キャッシュをCPUコアごとに装備した(バックサイドに配置した)こと、CPUコア間を高速のスイッチド・ファブリック「CoreNet」で接続したこと、などだ。

既存のPowerQUICCファミリと次世代プロセッサ「QorIQ(コアアイキュー)」の位置付け。FTFJ 2008の記者会見資料から引用	PowerQUICCファミリとQorIQファミリの性能と消費電力の関係。FTF America 2008の講演スライドから引用

QorIQファミリの5種類のプラットフォーム。FTFJ 2008の記者会見資料から引用	e500mcコアの内部ブロック。FTF America 2008の講演スライドから引用

　QorIQのチップを構成する基本的な回路ブロックは、マルチCPUコア、CPUコアごとの2次キャッシュ、共有3次キャッシュ、メモリコントローラ、オンチップ・ファブリック「CoreNet」、オンデマンド・アクセラレーション、外部インターフェイスである。オンデマンド・アクセラレーションとは、いくつかのハードウエア・アクセラレータ回路を指す。アルゴリズムが固定化した処理は、専用ハードウエアを設けた方が高速で消費電力が少なく、CPUコアの負担が減るとの考え方からだ。パターン・マッチング処理、圧縮/伸長処理、暗号化処理、テーブル検索処理などのアクセラレータ回路を内蔵した。外部インターフェイスはPCI ExpressやRapidIO、Ethernetなどである。通信用を想定しているので、高速なインターフェイス回路を積む。

　QorIQ P3/P4/P5で製品化が決まっているのは、P4の「P4080」だけである。P4080は、8個のe500mcコアを内蔵するオクタコア品となる。なおP4080の「P」は45nm品であること、先頭の数字「4」はプラットフォームの番号、下から2桁目の数字「8」はCPUコアの数を示す。

　P4080のCPUコアは32KBの1次命令キャッシュと32KBの1次データキャッシュ、128KBの2次キャッシュを内蔵する。3次キャッシュは共有キャッシュで1MBのメモリを2個内蔵しており、各メモリに64bit幅のDDR2/3メモリコントローラを直結する。外部インターフェイスは10Gbit Ethernetが2チャネル、PCI Expressが3チャネル、シリアルRapidIOが2チャネルである。

QorIQ(P3/P4/P5)の基本的な内部構成。FTFJ 2008の記者会見資料から引用	「P4080」の内部構成。FTF America 2008の講演スライドから引用

　QorIQ P3/P4/P5のマルチコアプロセッサはSMP(対称型マルチプロセッシング)とAMP(非対称型マルチプロセッシング)の両方に対応する。またSMPとAMPを混在させることもできる。FTFJ 2008の基調講演では、フリースケール・セミコンダクタ・ジャパン代表取締役の高橋恒雄氏と同社プロダクト・マーケティング本部ジェネラルマネージャーの伊南恒志氏により、OSに割り当てるCPUコアを動的に切り換えるデモンストレーションが披露された。

8個のCPUコアを内蔵したマルチコアプロセッサでSMPとAMPを混在させたところ。CPUコアの割り当てを動的に切り換えたり、使用しないCPUコアの電源を切ったりすることで電力消費の効率を高める。FTFJ 2008の基調講演で撮影	OS#1にCPUコア1とCPUコア2を割り当てていた状態から、OS#2がCPUコア2を使用できるように割り当てを切り換えたところ。FTFJ 2008の基調講演で撮影。なお、このデモンストレーションにはQorIQではなく、PowerQUICC IIIのデュアルコア品「MPC8572」を使用したようだ

　実はQorIQプラットフォームは、ローエンド側の方が製品化のペースが速い。QorIQ P1/P2で製品化が決まっているのは、「P1010」、「P1011」、「P1020」、「P2010」、「P2020」の5品種である。P2020とP1020がデュアルコア品、そのほかはシングルコア品となる。PowerQUICC IIIとほぼ同じ演算性能を、より低いコストで実現したチップといえる。

　まずQorIQ P1だが、ローエンドの「P1010」は2次キャッシュを持たない。動作周波数は最大667MHz。「P1011」は256KBの2次キャッシュを搭載する。動作周波数は最大800MHz。「P1020」は「P1011」をデュアルコア構成に変更したプロセッサである。2次キャッシュの容量は256KBと変わらず、2個のCPUコアが共有する。

　QorIQ P2レベルの「P2010」は512KBの2次キャッシュを搭載し、最大1.2GHzで動作する。「P2020」は、「P2010」のデュアルコア版になる。2次キャッシュは「P2010」と同じで、2個のCPUコアが共有する。

　このようにQorIQ P1/P2チップの内部構成を見ていくと、PowerQUICC IIIファミリとの変化は非常に少ない。QorIQ P1/P2とQorIQ P3/P4/P5は実際には別のシリーズであり、QorIQ P1/P2は次世代アーキテクチャではなく、PowerQUICC IIIの45nm版にみえる。そしてQorIQ P3/P4/P5が、マルチコア対応のアーキテクチャを備えた次世代品となるのだろう。

PowerQUICC IIIファミリからQorIQファミリへの移行パス。FTF America 2008の講演スライドから引用	QorIQ P1/P2の5製品の概要。FTF America 2008の講演スライドから引用

「P1020」の内部構成。デュアルコアのPowerQUICC IIIと良く似た構成である。FTF America 2008の講演スライドから引用	「P2010」の内部構成。FTF America 2008の講演スライドから引用	「P2020」の内部構成。「P2010」にe500コアを追加しただけだと分かる。FTF America 2008の講演スライドから引用

●豊富な低消費電力モードを備えたPowerQUICC III

　FTFJ 2008の報道関係者向け説明会では、PowerQUICC IIIファミリの新製品「MPC8536E」も紹介された。「MPC8536E」は、豊富な低消費電力モードを備えたことが特徴である。

　「MPC8536E」は基本的な電力管理モードとして、ラン(RUN)、ナップ(NAP)、ドーズ(DOZE)、スリープ(SLEEP)、ディープスリープ(DEEP SLEEP)を備える。これらに2つのモードを追加した。

　1つは、CPUコアの動作周波数を動的に変化させるジョグ(JOG)モードである。最大動作周波数の25％、50％、75％でCPUコアを動作させる。もう1つは、Ethernet経由で受信したパケットを失わないディープスリープモード「パケットロスレスディープスリープ」(Packet-lossless Deep Sleep)である。Ethernetコントローラが受信したパケットは、DDR2/DDR3メモリコントローラを経由して外部のDDR SDRAMに記憶させる。CPUコアが起動してから外部SDRAMにアクセスし、受信済みのパケットを読み出す。

「MPC8536E」の内部構成。ランモード(動作状態)での消費電力は7.0W(動作周波数1.0GHz)、ディープスリープモードでの動作周波数は0.95Wである。FTFJ 2008の記者会見資料から引用した	パケットロスレスディープスリープ(Packet-lossless Deep Sleep)とジョグ(JOG)モードでの動作状態。FTFJ 2008の記者会見資料から引用した	FTFJ 2008の展示会では、「MPC8536E」を搭載したマシンで電力消費量の変化を実演していた

□フリースケール・セミコンダクタ・ジャパンのホームページ
http://www.freescale.co.jp/
□関連記事
【2007年9月14日】【FTFJ 2007】PCから携帯電話、そして自動車へ
http://pc.watch.impress.co.jp/docs/2007/0914/freescale.htm
【2006年9月14日】【FTFJ 2006】プロセッサの組み込み応用を立て続けに披露
http://pc.watch.impress.co.jp/docs/2006/0914/freescale.htm
【2005年9月12日】【FTFJ 2005】PowerPCとPowerQUICC
http://pc.watch.impress.co.jp/docs/2005/0912/ftf02.htm
【2005年9月9日】Freescale Technology Forum Japan 2005レポート
http://pc.watch.impress.co.jp/docs/2005/0909/ftf01.htm

(2008年9月12日)

[Reported by 福田 昭]