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2008 IRPSレポート【ソフトエラー編】
メモリで複数のビットが反転するソフトエラー

IRPSのポスターセッション会場(現地時間4月30日撮影)

会期:4月29日〜5月1日(技術講演会のみ、現地時間)

会場:米国アリゾナ州Hyatt Regency Phoenix at Civic Plaza



 2008 IRPSでは、複数のビットが反転するタイプのソフトエラーに関する講演が相次いだ。ソニー、STMicroelectronics、IBM、Intelがそれぞれ、研究成果を発表した。

 ソフトエラーとは半導体チップの一部が壊れるのではなく、記憶しておいたデータの一部だけが反転してしまう不良である。電子回路そのものは正常に動いているので、データを書き直せば、そのまま普通に使用できる。不良が発生したからといって、半導体チップを交換する必要はない。

 ソフトエラーは、アルファ線や中性子線、陽子線、重イオン線などの粒子線が半導体チップに突入することで引き起こされる。粒子線の突入によって電荷および電流が発生するため、データが書き換えられてしまうのだ。半導体チップを粒子線が通過する時間はきわめて短く、ほんの一瞬である。一過性のイベントなので、「シングルイベントアップセット(SEU:Single Event Upset)」と呼ぶことも少なくない。

 ソフトエラーが注目を集めるようになったのは、'78年のIRPSでアルファ線によってDRAMセルにソフトエラーが起きることをIntelが公表してからである。その後の'90年代には、宇宙線によって発生する中性子線や重イオン線などがソフトエラーを起こすことが分かってきた。'95年のIPRSでは、中性子線が半導体チップ中のボロン(B)原子に衝突し、アルファ線が放出されるメカニズムをTexas Instrumentsが明らかにした。

 ソフトエラーは当初、DRAMセルキャパシタで問題視されていた。ところが1Mbit DRAM以降、DRAMセルキャパシタの構造がプレーナ型から積み上げ型(スタック型)に変化したことでセルキャパシタのソフトエラー耐性が高まり、DRAMにおけるソフトエラーはあまり問題にならなくなった。

 代わって問題になったのはSRAMセルのソフトエラーである。微細化によってCMOSロジックのソフトエラー耐性が低下したからだ(SRAMセルはフリップフロップであり、CMOSロジックと変わらない)。SRAMキャッシュにECC(エラー訂正コード)が標準的に装備されるようになったのは、ソフトエラー対策が一因である。

 また当初は、反転するのは1個のメモリセル、つまり、1bitの不良だった。ごくごまれに2個のメモリセルが反転することもあったが、生じる確率は無視できるほど小さいとされた。このためパリティビットや1bitエラー訂正機能などの比較的簡単な対策の導入で済んだ。

 しかし最近では、複数のメモリセルが反転するソフトエラー「マルチセルアップセット(MCU:Multi-Cell Upset)」の確率が増えており、注目を集めるようになってきた。最先端のSRAMでは、シングルイベントアップセット全体の40〜60%をマルチセルアップセットが占めると言われている。

 同時に2bitが反転するのでは、パリティビットは対策にならない。2bit以上のエラーに対応したECCを搭載する必要がある。複雑なECCの導入は、メモリチップのコスト増大をもたらす。また反転するセルのレイアウトによっては、ECCが効かないことがある。できれば、マルチセルアップセットの発生そのものを抑えたい。

●p型ウェルバイアス、SOI構造などで発生を抑える

 それでは2008 IRPSの講演を紹介しよう。

 ソニーは中性子線がSRAMに照射されて生じるマルチセルアップセットの対策として、基板バイアスが有効なことを示した(Nakauchiほか、講演番号2F.2)。65nm技術で製造した737kbitのトリプルウェルCMOS SRAMをテストチップとし、大阪大学核物理研究センターの施設を利用して高エネルギー中性子線を照射した。照射した中性子の数量は地上に降り注ぐ宇宙線に比べると非常に多く、1秒当たりの面積密度で1億倍くらいに相当する。不良を発生させるために、わざと強力な中性子線を照射している。

 発生したマルチセルアップセットのbit数は2bit〜14bitで、当然ながら1bitのアップセット(「シングルビットアップセット(SBU:Single Bit Upset)」と呼ぶ)の発生確率が最も高かった。

 対策としてp型ウェルに負のバイアス(バックバイアス)を加えたところ、マルチセルアップセットの確率が減少した。バックバイアスの絶対値を上げるとマルチセルアップセットの発生確率は減少し、マイナス2Vのバイアス電圧で発生確率はおよそ10分の1に減少した。一方、シングルビットアップセットの発生確率には変化がみられなかった。

 STMicroelectronicsはSOI(Silicon on Insulator)構造の CMOS SRAMとバルクのCMOS SRAMを比較し、SOI構造がマルチセルアップセットの抑制に有効なことを示した(Gasiotほか、講演番号2F.3)。実験に使用したのは、130nm技術で製造した4Mbit SRAMである。メモリセルは超高密度(UHD)タイプと高密度(HD)タイプの2種類で比較した。UHDタイプのセル面積は2.09平方μm、HDタイプのセル面積は2.50平方μmである。

 アルファ線と中性子線でそれぞれ、ソフトエラーの発生確率を調べた。アルファ線の発生源にはトリウム232を使用した。中性子線の照射には、米ロスアラモス中性子科学センター(LANSCE:Los Alamos Neutron Science Center)の線源を利用した。

 アルファ線を照射したときにマルチセルアップセットはほとんど発生しなかった。UHDタイプのメモリセルでソフトエラー全体に占める確率は、バルクCMOS SRAMが0.10%、SOI CMOS SRAMが0.08%だった。

 中性子線を照射したときにはマルチセルアップセットがかなりの割合で発生した。UHDタイプのメモリセルでソフトエラー全体に占める確率は、バルクCMOS SRAMが18.2%、SOI CMOS SRAMが5.1%だった。なおこの値は、メモリセルアレイにチェッカボードパターン(隣接するセルに交互に1と0を記憶させるパターン)を書き込んだときに得られた。すべてのセルに1あるいは0を書き込んだときには、マルチセルアップセットの発生割合はバルクCMOS SRAMが28%、SOI CMOS SRAMが6.1%といずれも上昇した。また同時に反転したビットの数はバルクCMOS SRAMが最大4bit、SOI CMOS SRAMが最大2bitだった。いずれもSOI構造の方が良好な結果を出した。

中性子線照射によるSRAMソフトエラーの発生状況。灰色の四角形は、ソフトエラーが発生したセルのレイアウト 中性子線照射によるマルチセルアップセットの発生確率と電源電圧の関係

 IBMは、SOI(Silicon on Insulator)構造がSRAMのマルチセルアップセットを減少させることをモンテカルロシミュレーションで示した(Cannonほか、講演番号2F.4)。バルクCMOS SRAMのソフトエラーにマルチセルアップセットが占める割合は、陽子線照射の場合に10〜20%、トリウムによるアルファ線の場合に5〜15%だった。一方、SOI CMOS SRAMのときはそれぞれ1〜3%、0.1%未満だった。

 Intelは、45nmのHigh-k/Metal gateプロセスで製造したバルクCMOS SRAMのソフトエラー耐性を紹介した(Seifertほか、講演番号2F.1)。シングルビットアップセット(SBU)の確率は65nm世代に比べ、45nm世代ではほぼ半分に下がった。またマルチセルアップセットの発生確率は、ソフトエラー全体の15%以下で65nm世代とほぼ同等だった。ただチップ当たりのソフトエラー発生確率は世代ごとに上昇しているとの図面をIntelは過去に公表したことがあり、「45nm世代で半分」が具体的に何を指すのかは不明な部分が残った。

 ソフトエラーのテストには中性子線と陽子線、重イオン線を使用した。中性子線と陽子線はマルチセルアップセットの範囲が広がると発生確率が下がる傾向にある。しかし重イオン線は、マルチセルアップセットの特定の大きさで発生確率がピークを示した。また重イオン線の場合は、メモリセルの特定の位置、すなわちウェルコンタクト付近のセルでソフトエラーの発生確率が非常に高くなっていた。ほかのメモリセルと比べ、シングルビットの場合で約10倍、マルチセルの場合で約2.5倍の確率を示した。そこで2次元デバイスシミュレーションを実施し、重イオン線の突入によって発生する電流がウェルコンタクトとトランジスタの間の広い範囲に広がることが、ソフトエラーの発生を高めていると推定した。

CMOS製造プロセスの世代とソフトエラーの発生確率。左の縦軸がシングルビット、右の縦軸がマルチビット。シングルビットアップセット(SBU)の確率は世代ごとに半分に下がっているという こちらはIntelが2006年のIDFで公表した資料の一部。世代が進むごとにチップ当たりのソフトエラー発生確率は上昇している

□国際信頼性物理シンポジウム(IRPS)のホームページ(英文)
http://www.irps.org/
□2008 IRPSレポートリンク集
http://pc.watch.impress.co.jp/docs/2008/link/irps.htm

(2008年5月2日)

[Reported by 福田昭]

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