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IntelはNehalem世代でFB-DIMMをフェイドアウトの方向に




●FB-DIMM2インターフェイスでDDR3 RDIMMをサポート

 IntelはMP(Multi-Processor)プラットフォームのCPUに、FB(Fully Buffered)-DIMM2インターフェイスを統合する。DDR3インターフェイスを統合するUP(Uni-Processor)/DP(Dual-Processor)向けNehalemとは、メモリコントローラ自体が異なる。FB-DIMM2インターフェイスは、DDR3をサポートする第2世代のFB-DIMMのためのインターフェイスだ。

 しかし、少なくともIA-32系の「Nehalem-EX(ネハーレンEX)=Beckton(ベックトン)」では、FB-DIMM2自体は使わない。Intelは、FB-DIMM2(FBD2)インターフェイスをDDR3インターフェイスに変換するメモリバッファチップを、オンマザーボードで使うことで、DDR3のRegistered DIMM(RDIMM)をサポートするようだ。つまり、FB-DIMMのインターフェイスは実装するものの、RDIMMを使うシステムとなる。

Nehalem-EXの構成
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 Intel幹部は、Intel Developer Forum(IDF)時にMP向けNehalemのメモリインターフェイスについて、次のように説明していた。

 「異なるサーバーセグメントでは、メモリに対する要求も異なる。ボリュームサーバーは、バッファドメモリ(この場合はRDIMMを指す)とアンバッファドメモリがベストな選択となるだろう。

 しかし、MPでは、より高いメモリコンフィギュレーション、より優れたRASフィーチャが要求され、ボード設計にも注意を払う必要がある。そのため、MPでは何らかのバッファドメモリソリューションが必要となる。ボリュームサーバーとハイエンドサーバーでは、異なるタイプのメモリコンフィギュレーションのフィーチャが必要だと考えている。もちろん、価格ポイントも異なって来るだろう」とIntelのStephen L. Smith(スティーブ・L・スミス)氏(Vice President, Director, Digital Enterprise Group Operations, Intel)は語る。

 IntelのPatrick(Pat) P. Gelsinger(パット・P・ゲルシンガー)氏(Senior Vice President and General Manager, Digital Enterprise Group)は、より明確にIA-64のMP CPU「Tukwila(タックウイラ)」とBecktonが同じメモリ技術をサポートすると語った。TukwilaはFB-DIMM2メモリコントローラを内蔵する。また、Gelsinger氏は、MP版Nehalemでのメモリバッファが「Fully Buffered」かという質問に対して肯定した。にもかかわらず、Intelの幹部は誰もFB-DIMMがサポートされるとは言わなかった。

 そのため、BecktonがFB-DIMM2インターフェイスを実装することは確実でありながら、FB-DIMMを使わない、つまり、メモリバッファチップをマザーボードに据えるソリューションはある程度予期されていた。

●8ソケットシステムでは最大2TBのメモリをサポート

Nehalem-EXの構成
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Mill BrookとFB-DIMM2の比較
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 Becktonは4チャネルのFB-DIMM2インターフェイスを実装する。各FB-DIMM2のチャネルにつき、1個のメモリバッファチップ「Mill Brook」を接続する。Mill Brookはそれぞれ2チャネルのDDR3インターフェイスを備える。つまり、Beckton全体では4チャネルFB-DIMM2×2チャネルDDR3で合計8チャネルのDDR3インターフェイスとなる。

 各DDR3インターフェイスは、それぞれ2スロットのRDIMMをサポートする。そのため、1個のBecktonに最大16 DIMMを接続できる。このメモリバッファの構造は、AMDが次世代のサーバーCPUで採用するメモリバッファ「G3MX」とよく似ている。DIMM枚数も、AMDのG3MXソリューションで1個のサーバーCPUに搭載できるDIMM数と同じだ。AMDは、2009年前半のサーバーCPU「Montreal(モントリオール)」から、Socket G3へと移行し、G3MXをサポートすると言われている。IntelとAMDが、同じアプローチで揃ったことになる。

IntelとAMDのDDR3ソリューションの類似性
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 BecktonのMill Brookは、1/2/4 RankまでのRDIMMをサポート、1チャネルで合計8 Rankをサポートする。つまり、1チャネルに4 Rank最大容量のRDIMMを2枚挿すことができる。最初の世代では、DRAMチップ容量は1Gbitsと2Gbitsをサポートする。最大では1枚のRDIMMに16GBのDRAMを載せることができる。

 そのため、計算上では、1個のBecktonに最大で256GBのDRAMを接続できる。4 CPU構成の場合は1TB、8 CPU構成の場合は最大2TBのDRAMを載せられる。つまり、BecktonのMPシステムはTB単位のメモリ搭載能力を持つ。従来のIntel CPUの40bits(Intel 64)の物理アドレスでサポートできるメモリ容量は1TBまでで2TBはサポートできないため、Becktonでは44bits(16TB)まで物理アドレスが拡張されている。仮想メモリアドレスは48bitsだ。メモリ搭載容量については、AMDのG3MXベースのサーバーソリューションも同様だと推測される。

 Intelの現在のMPソリューションである「Quad-core Xeon 73xx(Tigerton:タイガートン)」のチップセット「Intel 7300 (Clarksboro)」の場合、4チャネルのFB-DIMMインターフェイスを持つ。4 CPUシステムで最大32 FB-DIMMで、2Gbits DRAMの場合に2 Rankで最大256GBのメモリ搭載量となる。つまり、TigertonからBecktonの2年間で、メモリ搭載量は最大4倍に増えることになる。こうして見ると、IntelのIA系MPサーバーは、メモリの搭載量を急ピッチに増やしていることがわかる。メモリ帯域ももちろん増加しているが、搭載量の増加も顕著だ。

●AMB2チップと仕組みはよく似ているMill Brookチップ

 現在のFB-DIMMは、DIMM上にメモリバッファチップ「AMB(Advanced Memory Buffer)1」を載せている。AMBは、FB-DIMMインターフェイスをDDR3インターフェイスに変換する。現在のDDR2向けのFB-DIMMではAMB1世代だが、DDR3世代ではAMBも変える必要がある。FB-DIMMはFB-DIMM2規格となり、AMBも次世代のAMB2へと移行する予定だった。Mill Brookチップは、実際には、このAMB2チップと非常に似ている。IntelはAMB2チップを開発していたが、FB-DIMMの雲行きが怪しくなったあたりから、Mill Brookとして使えるように設計していた可能性も高い。

 FB-DIMMでは、AMBチップ同士をデイジーチェーンで接続することで、1チャネルに最大8DIMMまでを接続できる。Becktonは、オリジナルのプランでは、4チャネルのFB-DIMMインターフェイスに8枚ずつ、合計32枚までのFB-DIMM2を搭載する計画だったと推定される。メモリレイテンシを重視する場合は1チャネルに4 DIMM、容量を重視する構成では最大8 DIMMが計画されていたと考えられる。

 Mill BrookチップはAMBチップと異なり、デイジーチェーン接続を行なうリピータ機能はサポートされていない。そのため、各FB-DIMM2チャネルにつき1個のMill Brookとなる。しかし、1個のMill Brookにつき4枚の4 Rank RDIMMが接続できるため、メモリ搭載量は32枚の2 Rank FB-DIMMを接続した場合と同じとなる。

 FB-DIMM2インターフェイスのリンクスピードは4.8Gtpsと6.4Gtps。BecktonからMill Brookへの下りは11レーン(データ9レーン)、Mill BrookからBecktonへの上りは14レーン(データ12レーン)となっている。

 サポートするDDR3メモリは、DDR3-800とDDR3-1067。DDR3-1333は、2010年のMill Brook 1+チップでサポートされる予定となっている。Mill Brookチップの消費電力は1,067MHz時に7〜8Wとそれなりに高いが、FB-DIMMとは異なり熱に弱いDRAMチップから離すことができる。

●すでに勢いが削がれていたFB-DIMM2

 オンマザーボードのメモリバッファは、サーバーだけでなく、デスクトップPCでも使われた。Intelは、Pentium 4とIntel 820チップセットとの組み合わせで採用している。RDRAMの立ち上げに失敗したため、苦肉の策として「MTH(Memory Translator Hub)」チップをマザーボード上に設置して、RDRAMインターフェイスをSDRAMインターフェイスに変換した。

 ちなみに、FB-DIMMは立ち上げ前に、Rambusの持つポイントツーポイント接続のDIMMの特許に抵触したことが問題となった。皮肉なことに、FB-DIMMが抵触したRambusの特許(United States Patent: 6,502,161)の基本アイデアは、MTHをDIMM上に載せるというものだった。特許文書には例として、MTHを配置したDIMMが図示されている。この件は、結局、特許料の支払いで解決したが、FB-DIMMの立ち上げに水を差した。

Rambusのポイントツーポイント接続メモリモジュールの特許
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 FB-DIMMについて言うと、FB-DIMMでのDDR3世代のサポートには「AMB(Advanced Memory Buffer:FB-DIMM上のバッファチップ)2」が必要となる。そのため、IntelはチップベンダーにAMB2の開発と供給を求めていた。しかし、IntelがNehalem世代ではDP(Dual-Processor)サーバーをFB-DIMMではなく、RDIMM/UDIMMにしてしまったため、FB-DIMM2の勢いは削がれてしまった。

 IntelがFB-DIMMを構想した最大の理由は、DDR3ではメモリ搭載量が極端に少なくなるとされていたからだ。当初は、DDR3メモリでは1チャネルにつき1 DIMM、2 Rankに制約される予定だった。そのスペックでは、メモリバッファチップを使わない限り、サーバーに必要なメモリ搭載量を実現することが難しい。そこで、IntelはメモリバッファをDIMM上に配置するFB-DIMMを構想。DDR3時代への助走のために、DDR2からFB-DIMMを採用することにした。

 しかし、FB-DIMMはバッファチップAMBの消費電力という問題を抱えた。FB-DIMM自体も、勢いがつかず高価格に留まっている。また、デイジーチェーン接続によるレイテンシもパフォーマンスに影響した。さらに、DDR3自体のスペックが変更になり、RDIMMは1チャネル2スロットとなり、1 DIMMあたり4 Rankになった。そのため、DDR3 RDIMMでもある程度のメモリ搭載量を確保できるようになった。

 こうした状況で、AMDはDDR2 RDIMMのソリューションで、低い消費電力とDIMMコストを武器にIntelを攻めた。DPクラスのボリュームサーバーでは、RDIMMの方が有利な点が多かったため、この戦略は有効だった。

 そのため、IntelもDPボリュームサーバーでは、RDIMMを選択せざるを得なくなった。また、Nehalemでは、メモリ帯域の必要からメモリチャネル数を増やしたことで、RDIMMでも十分なメモリ搭載量を稼げるようになった。しかし、そうなると、DDR3世代のFB-DIMM2はMP市場向けのニッチなDIMM規格へと縮小してしまう。しかも、FB-DIMM2を検討していたAMDは、ハイエンドでのFB-DIMM2の採用は取りやめ、独自のG3MXソリューションでのDDR3 RDIMMのサポートへと向かってしまった。

 そうした情勢から、DDR3世代では、FB-DIMM市場の縮小が予測されるようになった。そのため、どのベンダーもAMB2の開発には乗り気ではなかった。結果、FB-DIMM2を立ち上げようとすると、Intel自身がAMB2バッファチップを供給せざるをえない状況になってしまった。

 FB-DIMMの目的の1つは、JEDEC規格とすることでIntel以外のベンダーの参加を集めることだった。しかし、IntelだけがAMB2を提供するなら、もはや無理にFB-DIMMをJEDECスタンダードにして、普及を図る意味も薄くなってしまう。必然的に、オンマザーボードのバッファチップソリューションへと回帰して行ったと推測される。

●DRAMメモリ自体がシリアルインターフェイスに向かう?

 IntelのMill Brookソリューションは、実質的にFB-DIMMの終わりを意味している。もっとも、FB-DIMM以前には、サーバーベンダーはメモリバッファ/リピータチップをオンボードに載せてメモリ搭載量を増やしていた。再びその時代に戻るというだけの話だ。

 その視点で見るなら、FB-DIMMの意味は、実質的にメモリバッファとインターフェイスの標準化の試みだった。CPUベンダーによって異なるメモリバッファとインターフェイスを公式の標準規格として一本化することで、標準のRDIMMと同じスケールメリットを出そうというのがFB-DIMMだった。その構想は、半分は崩れたことになる。

 FB-DIMMのもう1つの側面は、メモリのシリアルインターフェイス化の道程だったことだ。Intelは、過去に何度かシリアルインターフェイスメモリの構想を語っている。DIMMまでの伝送路をシリアルにするFB-DIMMは、その重要なマイルストーンだったが、そこでも後退したことになる。

 もっとも、JEDEC(米国の電子工業会EIAの下部組織で、半導体の標準化団体)の策定するDDR4ではディファレンシャルシグナリングの高速規格も策定される。DDR4ディファレンシャルはエンベデッドクロックにはならないと言われるが、その流れの先に見えるのはシリアルインターフェイス化だ。長期的にはDRAMインターフェイスは、シリアル化へと向かうだろう。

Nehalem-EXの8ソケットMP構成例
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Intel Server & Workstation CPU Roadmap
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(2007年10月23日)

[Reported by 後藤 弘茂(Hiroshige Goto)]


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