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ISSCC 2007レポート

高速化の限界に挑むGDDR4 SDRAM

会期:2月12日〜14日(現地時間)

会場:米国カリフォルニア州サンフランシスコ
   Marriott Hotel



 GDDR(Graphic Double Data Rate)4インターフェイスのSDRAM(Synchronous DRAM)は、ビデオ/グラフィックス用途を想定した最も高速なDRAMである。2005年後半にはDRAMベンダーが開発を発表しており、2006年にはAMD(旧ATI Technologies)のグラフィックスアクセラレータにGDDR4 SDRAMが搭載されている。

 GDDR4 SDRAMが高速なのは、メモリセルアレイ(メモリコア)から8bit単位でデータを同時に出力バッファに転送しているからだ。これは8nプリフェッチと呼ばれる技術である。GDDR3では4bit単位でデータを転送する4nプリフェッチを採用していた。原理的には、GDDR4はGDDR3の2倍の速度でデータを読み出せる(このあたりは後藤弘茂氏の記事に詳しい)。

 ただし、実際にどこまでデータ転送速度(いわゆるバンド幅)を上げられるかは、入出力インターフェイス回路の設計技術にかかっている。具体的には、出力バッファの設計とクロック周辺回路の設計が極めて重要だ。ISSCC 2007では、このことを象徴する発表が相次いだ。

●出力のスイッチング雑音を抑制

ピン当たりのデータ転送速度が最大4Gbpsと高い512Mbit GDDR4 SDRAMのチップ写真。ISSCCのTechnical Digestから引用(講演番号27.4)

 韓国Samsung Electronicsは、ピン当たりのデータ転送速度が最大4Gbpsと高い512Mbit GDDR4 SDRAMを試作した(講演番号27.4)。語構成は16Mワード×32bitなので、チップ当たりでは最大16GB/secのデータ転送速度に相当する。

 製造技術は80nmのCMOS、3層金属配線。電源電圧は1.4〜2.1V。電源電圧が2Vの時に、ピン当たり4Gbpsのデータ転送速度を達成した。レイテンシは21クロックサイクルだ。

 データ転送速度を高めるための最も大きな工夫は、データ出力回路にある。出力データの値を変換して雑音と消費電流を低減する、DBI(Data Bus Inversion)と呼ぶ技術を導入した。DBIには2種類あり、それぞれDBI DC、DBI ACと呼称していた。

 DBI DCは、同時に出力する8bitデータの中で、ゼロのデータを4個以下に抑えるようにデータを変換する技術である。出力データ線を高レベルに終端している場合、データが1(高レベル)であれば消費電流が低くて済む。そして必要な電源電流が少なくて済むので、電源電圧の低下に伴う雑音(同時スイッチング雑音)も低くなる。

 DBI ACは、連続する8bitデータの前後間で、データの値が遷移するビットの数を4個以下に抑えるようにデータを変換する技術である。出力データ線が非終端の場合に有効だ。データの遷移に伴う消費電流が低くなり、必要な電源電流が少なくてすむ。そして電源電圧の低下に伴う雑音(同時スイッチング雑音)が低くなる。

 なおDBIを使ったときはデータビットのほか、DBIのフラグを同時に出力する。

 なぜDBIのような技術が必要かというと、同時にスイッチングするビットが多いほど、スイッチング電流が大きくなり、電源に負荷がかかるからだ。スイッチング電流は電源配線からもらってくるか、接地配線に流すかのどちらかである。この電流が大きいと配線抵抗のために信号電位が上下どちらかに変動してしまう。この変動が一定の値以下に収れんしないと、次のデータを送り出せない。収れんを待たずに送り出せばデータ不良となってしまう。このため高速化を阻害する。そこで同時にスイッチングするビットの数を制限したのが、DBIである。

DBI(Data Bus Inversion)の原理。スイッチング雑音が大きくならないように、出力データを並び替える。ISSCCのTechnical Digestから引用(講演番号27.4)
DBIの効果。4Gbpsで出力したデータ信号のアイパターンである。左がDBIなしの場合、右がDBIありの場合。DBIによってジッターと雑音(信号電位のゆらぎ)が減少していることが分かる。ISSCCのTechnical Digestから引用(講演番号27.4)

●クロックの工夫でタイミングを制御

GDDR3とGDDR4の両方に対応した512Mbit SDRAMのチップ写真。SSCCのTechnical Digestから引用(講演番号27.5)。なお発表会場では、電源電圧2.1VのときにGDDR4でピン当たり4Gbpsのデータ転送を達成したとのアイパターンを示していた

 米Micron Technologyは、GDDR3とGDDR4の両方に対応した512Mbit SDRAMを試作した(講演番号27.5)。

 語構成は16Mワード×32bit。製造技術は95nmのCMOS、3層金属配線。電源電圧は1.5V。チップ面積は88平方mmである。ピン当たりのデータ転送速度はGDDR3のときに2Gbps、GDDR4のときに2.5Gbps。

 このチップでは、クロック技術を工夫した。クロックはタイミング制御の基準となる非常に重要な信号で、超高速動作には数種類のクロックを上手に使い分けることが欠かせない。

 試作したチップは、システムクロックとは別にオンチップDLLによるコマンド/アドレスクロックと読み出しデータクロックを備えており、さらに、位相が4分の1(90度)ずつずれたDLLクロックを4つ搭載した。DLLクロックの周波数はコマンド/アドレスクロックの半分である。

 データの書き込み時は、書き込みのタイミングを決める信号(書き込みストローブ信号)とシステムクロックの位相ずれが問題となる。位相が90度ずつずれた4つのDLLクロックを使い、書き込みストローブ信号のタイミングを精密に制御した。

 データの読み出し時は、コマンド/アドレスクロックと読み出しデータクロックの位相ずれが問題となる。位相のずれがどのくらいになるかの挙動を予測できないため、配線設計とタイミング制御が非常に難しくなる。そこで両方のクロックをそれぞれ別のグレイ符号カウンタにいったん入力し、カウンタ出力を比較することでタイミングを制御した。

□ISSCCのホームページ(英文)
http://www.isscc.org/isscc/
□Samsung Electronicsのホームページ(英文)
http://www.samsung.com/
□Micron Technologyのホームページ(英文)
http://www.micron.com/products/
□ISSCC 2007レポートリンク集
http://pc.watch.impress.co.jp/docs/2007/link/isscc.htm
□関連記事
【2006年12月1日】【海外】メモリアクセス粒度が課題となるG80時代のGPUメモリ
http://pc.watch.impress.co.jp/docs/2006/1201/kaigai322.htm
【2005年12月4日】Hynix、2.9Gbps駆動の512Mbit GDDR4
http://pc.watch.impress.co.jp/docs/2005/1205/hynix.htm
【2005年10月27日】Samsung、2.5Gbpsの256Mbit GDDR4を開発
http://pc.watch.impress.co.jp/docs/2005/1027/samsung.htm

(2007年2月19日)

[Reported by 福田昭]

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