■後藤弘茂のWeekly海外ニュース■ Intel CPUはシリアルFSBへと向かう

　Intel CPUのFSB(フロントサイドバス)が、ポイントツーポイントのシリアルインターフェイスになる。シリアルFSBのCPUは、早ければ2007～8年には登場するかもしれない。また、IntelはFSBだけでなく、メモリインターフェイスもシリアルインターフェイスへと移行させて行く。こちらは、2段階で進み、最初はシリアル変換を行なうバッファチップ「AMB(Advanced Memory Buffer)」との組み合わせだが、最終的にはシリアルメモリの実現を業界に働きかけると見られる。

　「I/OバスをPCI Expressに移行させたのと同じように、メモリ(インターフェイス)も同様にシリアルへ移行させる」、「FSBも同様に、パラレルインターフェイスからポイントツーポイントのシリアルインターフェイスへと移行する。パラレルインターフェイスは終わり、全てのインターフェイスがシリアルになる」とIntelのPatrick P. Gelsinger(パット・P・ゲルシンガー)CTO兼上級副社長(CTO & Senior Vice President)は説明する。

　このように、オールシリアル化が、Intelの目指すゴールであることが明確になってきた。Intelはそのゴールに向かってステップバイステップで進みつつある。

Justin R. Rattner氏

　Intelは、まず実質的なポイントツーポイント化を、現行のパラレルFSBで進めている。

　「共有ではなく専有のプロセッサバスを備えたチップセットが登場する。これは、プロセッサとチップセットの間をポイントツーポイントで結ぶインターフェイスだ。我々は、すでにItaniumでスケーラビリティポートを導入した。次は、このアーキテクチャをIA-32にも導入する」、「我々は、これまでマルチドロップ型バスのパフォーマンスを向上させることに成功してきた。現在は800MHzに達しており、もうすぐ1GHzを超えるだろう。ポイントツーポイントへと移行しなければならない時が迫っている」とIntelのJustin R. Rattner氏(Senior Fellow, Corporate Technology Group, Senior Director, Systems Technology Lab)氏は語る。

　Rattner氏が語っているのは、Intelの次世代サーバー用チップセット群のこと。Intelは、次のサーバー向けチップセットでは、FSBアーキテクチャはそのままだが、共有ではなく占有型の接続を提供する。例えば、デュアルプロセッサ向けの「Blackford(ブラックフォード)」、「Greencreek(グリーンクリーク)」では、チップセット側が2つのプロセッサバスを備え、CPUとチップセット間をポイントツーポイントで接続する。これによって、デュアルプロセッサ構成でも、シングルプロセッサと同様にFSBの転送レートを引き上げることができるようになる。

　実質的なポイントツーポイント化が最初のステップだとすれば、第2ステップはシリアル転送技術の導入となる。つまり、FSBをPCI Expressライクな、ポイントツーポイントのシリアルインターフェイステクノロジへと移行させる。Intelは、AMDやRambusのようなパラレル転送を高速化する手段は取らず、一足飛びにシリアル転送へと向かうと見られる。

　Intelがシリアルインターフェイスに向かうのは、もちろん高速化のためだ。Intelは、PCI Express発表時に1Gtps(transfer per second)近辺がマルチドロップ型のパラレルインターフェイスの限界であると説明。それ以上はシリアルインターフェイスが必要になると述べた。つまり、FSBも現在の1Gtps程度より高速にするなら、シリアルに移行することになる。

　「我々は(FSBの転送レートにおいて)1GHzを超えつつあるが、そんなに大きく超えることはできない。1.2GHzは可能だろうが、5GHzにすることはできないと考えている」とGelsinger氏は言う。

　Intelは、パラレル＝1Gtpsの制約はチップ側のインターフェイスの実装の限界ではなく、ボードレベルで設計が容易にできるかどうかの問題だと説明している。困難は、ボードベンダーが対応できるかどうかというわけだ。

　実際、Intelは現行のパラレルFSBの高速化については、徐々に計画を後退させている。当初IntelはアグレッシブにパラレルFSBを1,066Mtpsに引き上げる予定でいた。だが、現在の計画では、2005年でもFSB 1,066Mtpsはハイエンドにとどまる。1,066Mtpsの次のステップではFSB 1,200～1,333Mtpsを目指すはずだが、その予定は今のところ見えていない。こうしたIntelの姿勢からは、パラレルFSBの高速化で困難に直面していることが推測できる。

　では、なぜIntelはFSBを急激に高速化する必要があるのか。

　理由は簡単だ。(1)次々世代のCPUが膨大なFSB帯域を必要とする、(2)DRAMの高速化とマッチするFSB帯域が必要になる、(3)メモリ側がFB-DIMMでシリアルインターフェイスに移行する、(4)65/45nmプロセスになりシリアルインターフェイスの実装のダイサイズ(半導体本体の面積)上の負担が減る、ためだ。

　(1)今後のCPUはより広いFSBとメモリ帯域を必要とするようになる。それは、CPUアーキテクチャがマルチコア指向へと変わるためだ。CPUコアが増えると、コアに対して十分な命令とデータを供給しなければ性能が発揮できない。つまり、マルチコア化に際して、IntelはFSBの拡充が必須となる。

　従来のCPUは、ダイサイズ(半導体本体の面積)を2倍に増やしても平方根分の約1.4程度にしかパフォーマンスが上がらなかった(ポラックの法則)。ところが、マルチコアの場合には、サーバーのようにソフトウェア側に並列に実行できるスレッドが豊富にあれば、リニアに性能を上げることができる。つまり、ダイを2倍にすればパフォーマンスも2倍近くなる。CPUのアーキテクチャ上の性能向上が世代毎に1.4倍ではなく2倍弱になって行くため、これまで以上にFSBの強化を急ぐ必要がある。

　特に、サーバー系CPUは3世代後の2007年頃の製品からマルチコアになるため、帯域の問題はより深刻だ。IA-64では「Tukwila(タックウィラ)」、IA-32では「Whitefield(ホワイトフィールド)」が最初の世代のマルチコアCPUとなる。Tukwilaが5個以上(6～8個?)のCPUコア、Whitefieldが4個程度のCPUコアを搭載すると見られる。IntelがシリアルFSBへとジャンプするとしたら、この世代からと考えるのが自然だ。

　ちなみに、Intelは、TukwilaとWhitefieldの両CPUアーキテクチャが、同じプラットフォームを利用できるようになるとも説明している。両CPUが同じシリアルFSBアーキテクチャを採用するとすれば、それも納得できる。

　(2)メモリ帯域とのバランス上でもFSBを高速化する必要がある。IntelがDDRメモリをドライブした結果、メモリは急ピッチで高速化しつつある。2005年がDDR2-667で、さらにDDR3-800が2007年までに登場、DDR3は最終的に1,600Mtpsまで予定されている。

　問題は、Intelがデスクトップにデュアルチャネルメモリを導入してしまったことで、そのためFSBのインターフェイス幅はメモリの半分になっている。つまり、FSBはメモリの2倍の転送レートにしなければならないわけだ。デュアルチャネルDDR2-667に見合うFSB帯域はFSB 1,333Mtps、DDR2/3-800に見合うのはFSB 1,600Mtps。Intelの説明するパラレルバスの限界を突破しつつある。

　もっとも、デュアルプロセッサ構成の場合はそれでも計算上は許容できる。チップセット側が、CPUをポイントツーポイントで接続すると、2CPUに対して2倍のFSB帯域を持つようになるからだ。そのため、FSB 800MtpsのデュアルFSBは、DDR2/3-800のデュアルチャネルと釣り合う。

　だが、話はそれほど簡単ではない。Intelが、サーバーとハイエンドワークステーションに「Fully Buffered DIMM(FB-DIMM)」を導入しつつあるからだ。2006年に登場するFB-DIMMになるとメモリインターフェイスのピン数も少なくなるため、原理的にはチャネル数も増やせる。そのため、さらにメモリ帯域を広げることができるようになる。そうすると、それに見合ったFSBが必要になる。

　(3)メモリがFB-DIMMに移行すると、FSBをパラレルに保つ意味はますます薄くなる。現在のFSBがパラレルなのは、メモリインターフェイスがパラレルであるからという要素も強い。CPUとDRAMは、どちらも内部ではパラレルに処理を行なうデバイスだ。その2デバイス間をパラレルインターフェイスに接続すると、レイテンシが最小になる。

メモリのシリアルとFSBのシリアル化の関係 PDF版はこちら

　ところがFB-DIMMになると、DIMM上のバッファチップ「AMB(Advanced Memory Buffer)」が、チップセットとDIMM間をシリアルインターフェイスで接続する。AMBはシリアル化/パラレル化を行なう「Serializer/Deserializer」を内蔵、DDR2/3のパラレルバスをFB-DIMMのシリアルバスに変換する。そのため、インターコネクト上で、シリアル/パラレル変換のオーバーヘッドが生じてしまう。

　FSBがパラレルのままだとすると、高速なCPUは比較的低速のパラレルFSBでチップセットにアクセス、チップセット内でシリアルに変換してAMBにアクセス、AMBが再びパラレルに変換してDRAMチップにアクセスすることになる。パラレル→シリアル→パラレルという非常に無駄が多い接続になる。

　だが、FSBがシリアルになると、ずっと話は簡単になる。CPUは内部でシリアルにバスを変換してシリアルFSBでチップセットにアクセス、チップセットはシリアルバスでFB-DIMMにアクセスする。こうしてみると、FB-DIMMは、シリアルFSBへ向かうことを前提としているように見える。

　そして、メモリ側もシリアルインターフェイスをチップに内蔵した「シリアルDRAM」になれば、さらにレイテンシーは小さくなる。PCがIntelの思惑通りオールシリアル化するとしたら、その時のメモリはFB-DIMMではなく、おそらくシリアルDRAMとの組み合わせになるだろう。その理由は[1] FB-DIMMはサーバー向けのソリューションでコスト的にPCに合致しない、[2] PCのソフトウェア環境ではレイテンシが性能上重要なので、バッファチップを介するソリューションは適合しないためだ。

　(4)もっとも、現状のプロセス技術でのシリアルFSBの実装は、おそらくCPUにとってコストがかかりすぎる。PCI Expressのケースだと実装コスト(チップ上に占める面積)は非常に大きく、そのためチップセットベンダーはいずれも実装に苦労している。

　ただし、プロセスの微細化によって、この問題はある程度は軽減される。Intelのチップセットは現在0.13μmプロセスを使っているが、シリアルFSBが実装される頃にはCPUのプロセスは65～45nmプロセスになっていると見られる。おそらく、その頃になれば、シリアルでx32といった多レーン数を実装しても見合うようになっているだろう。

　こうした状況を整理すると次のようになる。まず、Intelはサーバーでは今後2～3年のうちにより高速なFSBアーキテクチャを導入しなければならない。おそらく、それはシリアルFSBとなる。一方、PC側のシリアルFSB導入は、メモリがパラレルにしばらくとどまるため、サーバーよりやや遅れる可能性がある。ただし、PCではメモリ側よりも先にFSBだけをシリアル化するかもしれない。いずれにせよ、今後数年で、IntelプラットフォームはシリアルFSBへ向かって大きく舵を切ることになるだろう。

□関連記事
【11月15日】【海外】シリアルになるFSBとメモリ
～CTO Gelsinger氏インタビュー(2)
http://pc.watch.impress.co.jp/docs/2004/1115/kaigai134.htm
【11月12日】【海外】“Many-Core CPU”へと向かうIntel
～CTO Gelsinger氏インタビュー(1)
http://pc.watch.impress.co.jp/docs/2004/1112/kaigai133.htm

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(2004年11月17日)

[Reported by 後藤 弘茂(Hiroshige Goto)]