■後藤弘茂のWeekly海外ニュース■ Prescott/Tejasは5GHz台、65nmのNehalemは10GHz以上に

　IntelのCPUは2007年頃には10GHzに達し、2010年には15～20GHzに上り詰める。しかし、高クロック化へのハードルもどんどん高くなる。例えば、CPUの消費電力は次の世代で100Wに達する。Intelは、2月18～21日に米サンノゼで開催した「Intel Developer Forum(IDF)」で、次世代CPUの動作周波数やテクノロジについてのヒントを明かした。

　下がIDFのプレゼンテーションに含まれていた、CPUの周波数のトレンドの図。Intelは2007年までに10GHzと明確に説明している。

CPUのクロック

　同じことは、下のクロック周期と配線遅延(インターコネクトRCディレイ)の比較図でも示唆されている。この図では、現在の0.13μm(130nm)でのクロック周期は300ps(ピコ秒)のあたりにあり、逆算すると3.3GHz程度で、実際の製品と符合する。そこで、図中で次の90nmを見ると、こちらはクロック周期は200ps程度で逆算すると5GHzになる。65nmでは80ps程度で逆算すると12.5GHzあたりになる。

クロック周期と配線遅延

　Intelの65nmプロセスは2005年に導入で2007年までCPU生産の主力となる予定なので、2007年のCPUは65nmで12.5GHzになると予測していることになる。CPUの周波数のトレンドの図と一致する。そして、このオーバー10GHz CPUは、おそらく3世代後の「Nehalem(ネハレム)」となるだろう。これは、単純な計算で推測ができる。

　Intelは0.13μm版Pentium 4(Northwood:ノースウッド)後継の90nmプロセス次世代CPU「Prescott(プレスコット)」で5GHzをターゲットにすることをIDFで発表した。1プロセス世代で約1.5～1.6倍クロックが向上するという従来のセオリーに従うと、0.13μmで3.2GHzだとすると5GHzちょっとが順当なクロック向上となる。

　IntelはPrescottの後継として2004年には「Tejas(テハス)」も投入する。しかし、Tejasは基本的にはPrescottの拡張版なので、周波数はそれほど伸びないだろう。おそらく90nmで5GHz台、65nm版の「Tejas Compaction」が1.6倍のクロックだとすると8～9GHzというあたりと推測される。

　そうすると、論理的に考えると、65nmでオーバー10GHzを達成できるのは、アーキテクチャを一新して、さらに高周波数化を可能にすると推測されるNehalemということになる。もし、Nehalemが、同クロックのPentium 4/Prescott/Tejasより1.2倍高周波数化できるとしたら、65nm版のNehalemは10数GHzを達成できる計算になる。

　IDFでは、IntelのJustin Rattner氏(Intel Senior Fellow and Director, Microprocessor Research Labs)が、2010年には15～20GHzになると言う予測を示した。Nehalemが65nmで10数GHzなら、この数字も達成できる。というのは45nmプロセスで15GHz以上を達成できる計算になるからだ。次の30nmプロセスになったら、軽く20GHzを超える計算となる。

　NehalemがTejasより高周波数だとすれば、CPUのマイクロアーキテクチャ自体が、高周波数化に向けて改良されているだろう。おそらく、クロックを上げるためにさらにパイプラインを細分化することになると思われる。

●高周波数化のためにHyper-Threadingを使う

　パイプラインの細分化が進むと、パイプラインが乱れた場合のペナルティが大きくなる。そのため、分岐予測ミスを減らすためのアーキテクチャへとNehalemが進むのは間違いがない。もっとも、そのアプローチは、分岐予測精度を上げるといった、伝統的なアプローチだけではない可能性がある。例えば、Intelが導入を予定しているHyper-Threading技術の発展型である「投機的マルチスレッディング(Speculative Multithreading)」を応用する可能性がある。

　投機的マルチスレッディングでは、本来のスレッドから、サブスレッドを生成して投機的に実行する。例えば、IntelのFred Pollack氏(Intel Fellow, Director, Intel Architecture Strategic Planning, Intel Architecture Group)は、callで飛んだ先を実行している時に、別スレッドを生成してcallから先の命令ストリームを実行するといった応用を「New Challenges in Microarchitecture and Compiler Design」で示している。同様に、条件分岐命令のふたつのパスを、両方とも並列に実行してしまい、条件が成立したパスだけを取る「プレディケーション(Predication)」的な手法をスレッド生成で実現できるかもしれない。

　10GHz CPUになると、DRAMメモリアクセスのレイテンシの問題の解決も重要になる。Nehalemの時点で、メモリの転送レートはDDR2の667～800MHz。2007年にようやくDDR3で800MHz以上になる。そのため、CPU内部の周波数とは、ますます差が開く。

　この問題を解決するのも、投機的マルチスレッディングとなりそうだ。そもそも、Hyper-Threading導入の最大の目的は、メモリレイテンシの隠蔽にある。先週のコラム「Intelが次世代Hyper-Threadingテクノロジを明らかに」で説明したように、IntelはHyper-Threadingの将来のステップでは、投機スレッドでデータのプリフェッチを行なうと見られる。

●今後は難しい高周波数化

　だが、90nm以降のCPUの高速化には、従来と違ったハードルがある。Intelが10GHz CPUを実現するためには、解決しなければならない問題が山積みとなっている。

　例えば、IntelのJustin Rattner氏(Intel Senior Fellow and Director, Microprocessor Research Labs)は、IDFで90nm以降は配線遅延の増大が重大な壁になりつつあることを指摘した。これは微細化に従って配線が細くなり配線間の距離が縮まるために、配線抵抗と容量が増大するためだという。Rattner氏の図では、65nmでは1mmの配線の遅延がクロック周期を上回る予測となっていた。

　つまり、プロセスの微細化でトランジスタの遅延はどんどん減っているのに配線の遅延は増してしまう。これまでは、それも問題になるほどではなかったが、今後は高速化の壁になるというわけだ。この問題をどう解決するのかは、まだ示されていないが、Intelがプレゼンで示すということは、解決のメドがある程度は立っているものと推測される。

　もっとクリティカルなのはCPUの熱だ。Prescottの世代では、CPUの消費電力は100Wに達すると見られる。下は、IDFのサーバーのセッションのプレゼンテーション。これを見ると、次世代Xeon DPである「Nocona(ノコナ)」の消費電力は100W当たりになっている。Noconaは、実際にはPrescottと同じダイ(半導体本体)なので、100Wという消費電力はPrescottにも当てはまると推測される。

Noconaのサーマル

　Prescott/Nocona世代で消費電力が急増してしまうのは、90nmプロセスの事情もある。90nmプロセスでは、トランジスタのアクティブ時とオフステイト時の両方のリーク電流が増大する。そのため、これまでのようにプロセスが微細化すると消費電力が下がるというセオリーが通用しない。

　90nmプロセスでは、この問題を解決するために、半導体業界では高誘電率(High-k)のゲート絶縁膜をトランジスタに導入しようとしていた。High-kは比誘電率が高いために、従来のSiO2膜より物理的な膜厚を増やし、リーク電流を大幅に抑制できる。ところが、思ったよりHigh-k材料の開発に手間取り、90nmには間に合わなくなってしまった。また、Intelはリーク電流を減らすトランジスタ構造や回路設計技術にも取り組んでいるが、いずれも90nmでは間に合わないと見られる。そのため、90nmプロセスは、リーク電流が非常に多いと推測される。

●Prescott以降のCPUの最大の課題は熱

　こうした事情から、Prescottでは廃熱は最重要の課題となりそうだ。まず問題はヒートシンクで、兄弟CPUのNoconaの場合はヒートシンクの重量が900gになると予告されている。そのため、Noconaではヒートシンクの装着方法を改良して、破損事故が起きないようにする。おそらく、似たようなアプローチがPrescottでも出てくるだろう。

　増大する熱のために、冷却技術そのものの大幅な改善が必要となるだろう。CPUの廃熱機構に要求される熱抵抗値である「サーマルバジェット(Thermal Budget)」は、Prescottでさらに下がる。下が、IDFのプレゼンテーションにある、将来CPUのサーマルバジェットのトレンドチャートだ。

CPUの熱

　このチャートの見方は簡単で、サーマルバジェットが少なくなるほど廃熱は難しくなる。その分、より多くのエアフローと大きなヒートシンクが必要となる。そして、一般的なPCに使える技術では、0.2x C/W程度までしかサーマルバジェットを下げられないと言われている。実際、Intelはサーバーの熱設計のプレゼンテーションの中で、現在研究している空冷の限界は0.2x C/Wレベルであると説明している。しかし、チャートを見る限り、それでは近い将来に限界が来てしまう。

　そこで、浮上し始めた解のひとつは液冷システムだ。Intelは今回のIDFのプレゼンテーションシートの中で、1Uサーバーの排熱の研究例として初めて液冷を紹介した。Intelは、これまで液冷は排熱にはなるが、廃熱で新しい展開をもたらす技術ではないとして、距離を置いてきた。だが、CPUの熱を抑えられないことが明確になり始めて、Intelの姿勢も変わり始めたようだ。水冷にこだわってきた日立製作所が、いきなり最前列に飛び出すことになるかもしれない。

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(2003年2月27日)

[Reported by 後藤 弘茂]