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日立、SDRAMの動作電力を最大40%低減する回路技術を発表8月3日 発表
株式会社日立製作所中央研究所は3日、SDRAMの低電力化と高速化を同時に実現する回路技術「SDRAMモード制御技術」を開発したと発表した。同技術を用いたメモリコントローラは、SDRAMの消費電力を最大40%、アクセス時間を最大49%低減することが可能という。 DRAMのメモリ動作は大きく分けて、「メモリセルからセンスアンプへのデータ転送」、「センスアンプからのデータ読み出し」、「センスアンプのデータ消去」の3つのプロセスに分類できる。「SDRAMモード制御技術」は、そのうちDRAMの動作電力の約半分を占める、メモリセルからセンスアンプへのデータ転送の回数を減らすことで低消費電力を実現したという。 具体的にはセンスアンプに転送されたデータの読み出し後、データをその度全て消去せずに、連続したデータアクセスが続くと予想した場合には、キャッシュメモリ的にデータを保持し、次のアクセス時に再利用する。これによりセンスアンプへのデータ転送回数をトータルで低減した。また、センスアンプへのデータアクセスが連続していない場合は、次のアクセスもないと予測しデータを消去することで、データ消去回数を最小化した。このデータ転送回数と、データ消去回数の低減により、SDRAMの低消費電力化と高速化が同時に実現可能となったという。
□日立製作所のホームページ
(2001月8月6日)
[Reported by usuda@impress.co.jp] |
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