米国カリフォルニア州サンノゼにおいて、マイクロプロセッサのカンファレンスであるMICROPROCESSOR FORUM 2000が開催されている。MICROPROCESSOR FORUM 2000は5日間の日程になっているが、初日と4日目、5日目はセミナーだけになっており、もっとも注目されるのは本日と明日開催されるカンファレンス部分だ。

　本日行なわれたPC向けマイクロプロセッサのセッションでは、Intel、AMD、VIAの子会社であるCentaur Technologyなどから注目のx86プロセッサなどがいくつも発表された。その中から、Centaur Technologyが明らかにした次世代CyrixIIIといえる「C5X」についてお伝えしていく。

Centaur Technologyのグレン・ヘンリー氏が示した、Centaurの現在の製品ライン。既にC5Cがテープアウトしたことが明らかになった

　今回の公演に登場したのはCentaur Technologyの社長であるグレン・ヘンリー氏で、'95年にCentaur Technologyを創設した創始者である。

　最初にCentaur Technologyとその親会社であるVIA Technologyの概要を説明し、引き続き、現在の製品について触れ「少々混乱があるようだが、現在出荷されているCyrixIIIは我々がC5A、VIAがSamuel1と呼んでいるCPUコアをベースにしている製品だ。さらに、そのC5A（＝Samuel1）に64KBのL2キャッシュを追加したC5B（＝Samuel2）を現在サンプル出荷中だ」と述べ、製品ラインを整理した。

　さらに、C5B（＝Samuel2）の次にくる製品として「C5Bの次世代としてはC5Cがリリースされる。すでにファーストシリコン（最初に製造された半導体のこと）は8月にテープアウトしており、開発は順調に進んでいる」（ヘンリー氏）と、C5Cの存在を明らかにした。

　ヘンリー氏によればC5A（＝Samuel1）、C5B（＝Samuel2）、C5Cの違いは以下のようになっているという。

	C5A	C5B	C5C
コア電圧	1.9V	1.5V	1.2V
L1キャッシュ	128KB	128KB	128KB
L2キャッシュ	なし	64KB	64KB
ダイサイズ	75mm2	52mm2	52mm2
トランジスタ数	1,120万	1,580万	1,590万
製造プロセス	0.18μm	0.15μm	0.15μm（0.13μm）
ターゲットクロック	500～667MHz	600～733MHz	733～867MHz
パッケージ	PGA	PGA/BGA	PGA/BGA

Centaur Technologyが開発したSamuel2ことC5Bのダイ写真。0.15μmプロセス/7レイヤーで52mm2と非常に小さなダイサイズとなっている

　基本的にはC5CはC5B（Samuel2）の低電圧版で、機能面などでの違いはないようだ。

　C5シリーズのもっとも大きな特徴は「低消費電力」であるということだ。ヘンリー氏もこの点を盛んに強調しており、例えば、同じ500MHzでも低電圧版モバイルCeleron 500MHz（1.35V）のTDP（熱設計に利用する消費電力）最大値が12.2Wであるのに対して、C5B 500MHz（1.3V）ではわずか5.4Wでしかない点を強調していた。

　今回明らかにされたC5Cでは、コア電圧がさらに1.2Vへと電圧が下げられるので、すでに発表されているVIA/Centaurの省電力技術であるLongHaulテクノロジと組み合わて利用すればバッテリー持続時間を伸ばすことができるということをアピールしていた。なお、C5Cの出荷時期だが、2001年の第2四半期がターゲットとされているということだ。

●次世代のCXアーキテクチャとC5をブレンドしたのがC5X

　さらに、ヘンリー氏は同社のプロダクトロードマップを公開し、C5Cの次にC5X、さらに新世代として「CX」と呼ばれる新しいCPUコアを計画していることを明らかにした。それによれば、「CX」はCXアーキテクチャと呼ばれるまったく新しいアーキテクチャに基づいた製品になるということなのだが、今回は特に詳細に関しては明らかにされなかった。

　今回明らかにしたのはC5Cの次にくる「C5X」で、これはCXアーキテクチャとC5アーキテクチャをブレンドしたようなアーキテクチャになるという。C5Xの最大の特徴は、17ステージと非常に深いパイプラインをもつことだ。パイプラインのステージ数を増やすというアプローチは、何もC5Xが初めてではない。すでにIntelは今年中に出荷する予定のPentium 4プロセッサで、20ステージというこれまた深いステージのパイプライン構造をとっている（Intelではスーパーパイプラインを上回るパイプラインという意味で、ハイパーパイプラインと呼んでいる）。

VIAのCyrixIIIを開発しているCentaur TechnologyのCPUコアロードマップ。これまでから新たにC5X、CXという2つの新しいCPUコアが追加されている	C5Xの命令実行アーキテクチャ。整数演算ユニットやMMX演算ユニットなどで同時に2命令実行可能になった他、SSE命令も2命令同時実行が可能になった	C5XのCPUダイの設計プラン。SSEの演算ユニットなどが追加されているのがわかる

　こうしたパイプラインのステージを増やすメリットは、なんといっても高クロック化が容易になることだ。例えば、Pentium 4では発表時から1.4GHz以上のクロックを実現するとされており、クロックという“数字”を重視する現状を考えると、そうした構造をとるメリットは決して小さくない。実際に、ヘンリー氏はこのC5Xで、C5Cに比べて40%程度、つまり1.2GHzまでクロックを上げることができるとしている。

　ただし、ステージ数が増えれば増えるほど、分岐予測が失敗したときのペナルティは大きくなる。IntelもPentium 4で同じアプローチをとっているのだが、分岐予測の精度をあげ分岐予測の失敗による処理能力の低下を補う必要がある。そこで、C5Xでは命令ステージにおける2K×2のBTAC（Branch Target Address Cache）を搭載している（フェッチステージにおける分岐予測はC5Cと同仕様）。このほか、同時に実行できるx86命令数が2つに増えたり、整数演算ユニットやMMX命令ユニットが同時に演算できる命令数が2つになったりなど演算機の改良も行なわれている。さらには、新しい命令セットとして、C5A、C5BなどでサポートされてきたAMDの3DNow!テクノロジに代わり、IntelのストリーミングSIMD拡張命令（SSE）が追加されたりと、性能を上げていくための工夫が随所に盛り込まれている。

　以上のような内容をまとめると、C5CとC5Xの違いは以下のようになる。

	C5C	C5X
命令キャッシュ	64KB、4ウェイ	←
命令TLB	128エントリ、8ウェイ、8エントリPDC	←
データキャッシュ	64KB、4ウェイ	←
データTLB	128エントリ、8ウェイ、8エントリPDC	←
L2キャッシュ	64KB、4ウェイ、エクスクルーシブ	64KB、16ウェイ、エクスクルーシブ
命令デコード＆Xレート/クロック	1	2
命令ステージ分岐予測	N/A	512×4×2 BATC
フェッチステージ分岐予測	20Kbit BHTs、 16×4 BTB、16 stk	←
整数演算実行/クロック	1	2
MMX演算実行/クロック	1	2
新命令セット実行/クロック	3DNow!×1	SSE×2
浮動小数点演算実行/クロック	1	1+FXCHG
最大命令同時実行	2	7
パイプラインのステージ数	12	17
トランジスタ数	1,590万	2,000万
プロセス技術	0.15μm/0.13μm（7レイヤー）	0.13μm（8レイヤー）
ダイサイズ	52mm2	55mm2

　C5Xは2001年の第3四半期の出荷を目指して開発が続けられているそうで、ターゲットとなる市場はこれまでと同じようにバリューPCの中でもかなりローエンドの方というところになるようだ。また、ほかのC5シリーズと同様に、ダイサイズは55mm²と非常に小さく、消費電力はやはり低いことが予想されるので、モバイルへの展開も考えられるだろう。

　これまで弱いといわれてきた浮動小数点演算もSSEなどをうまく利用すれば補うことができる可能性もある。

　ただし、同じようなステージ数の多いパイプライン構造をとっているPentium 4もパフォーマンスに関してはかなり苦戦するではないかと言われている。パイプラインのステージ数を増やしたことで、高クロックは実現することができるようになるかもしれないが、逆にクロックあたりの処理能力は低下する可能性もあるからだ。このあたりをどう処理してくるかがこれからのポイントになると思われ、Centaur Technologyのお手並み拝見といったところだろう。

(2000年10月11日)

[Reported by 笠原一輝@ユービック・コンピューティング]