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会期：8月22日～24日
会場：San Jose Convention Center
米Intelが開発者向けに行なっているIntel Developer Forum（IDF）が、8月22日～24日の3日間にわたりカリフォルニア州サンノゼにあるSan Jose Convention Centerで開催される。前日となった今日はプレス向けのプレビューや展示会などが開催された。今回は、プレスプレビューデーで公開されたPentium 4のマイクロアーキテクチャ「NetBurstアーキテクチャ」の話題についてお伝えしていく。
●5,000人の参加者を迎えて盛況なIntel Developer Forum
冒頭に行なわれたIntel IAマーケティンググループテクノロジイニチアシブマーケティングディレクタのS.Kea Grilley氏によるIntel Developer Forumのオーバービューでは、IDFのハイライトなどについての説明が行なわれた。
それによれば、今回のIDFの参加者は5,000人を上回る人数であることが明らかにされた。その証拠に、前回まではロサンゼルス郊外のパームスプリングスにあるPalm Springs Convention Centerで開催されていたのだが、そこのキャパシティを上回ってしまったため、今回はIntelの本社にほど近いサンノゼにあるSan Jose Convention Centerに移動されたのだ（ただ、Intelに近い筋によれば、今回のSan Jose Convention Centerはあくまで一時的な会場で、引き続きより人数を収納できる会場を探しているということのようだ）。'97年に第1回が開催されてから、今回で7回目となるIDFだが、エンジニア必須のイベントとして定着し、着実に成長しつつあるようだ。
今回のIDFの柱としてGrilley氏は
さらに、読者の最も興味があるところだと思われる、IA-32（Intelアーキテクチャの32ビットプロセッサ）では、Pentium 4の詳細がより公開され、さらにTimna（Intelが計画しているCPU、ノースブリッジ、ビデオチップを統合した統合型CPU）についての詳細の公開などが予告されている。
●Pentium 4のマイクロアーキテクチャをNetBurstマイクロアーキテクチャと命名
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| Intel IA-32デスクトップラウンチマネージャのJeff Austin氏。IA-32プロセッサに関するオーバービューを行なった |
これは、従来
と通称名で進化してきた、マイクロアーキテクチャにブランド名をつけてしまおうという試みで、486、P5、P6などの「通称」に代わり、トレードマークのついた名称が利用されることになる。これはAMDがAthlonを「Seven Generation（第7世代）」のCPUコアであるとして宣伝している事への対抗でもあるのだろう。こうしたマイクロアーキテクチャにまでブランド名をつけることで、Pentium 4のブランドイメージを高めようというもくろみが背景にはある。
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| Austin氏が公開した、Intelの最新のデスクトップCPUロードマップ |
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| Intelのマイクロアーキテクチャの移り変わり。486、P5、P6ときてNetBurstへと移り変わっていく | NetBurstマイクロアーキテクチャの説明画面 | 配布された資料に掲載されていたPentium 4のダイのイラスト |
このほか、Austin氏はPentium 4のマイクロアーキテクチャ、つまりNetBurstアーキテクチャの詳細に関していくつかを明らかにした。アウトラインは2月のIDF Springで明らかになった内容と大きな違いはない。
■ NetBurstマイクロアーキテクチャ
(1)20ステージにも及ぶハイパーパイプライン構造
(2)倍速の実行ユニット
(3)400MHzのシステムバス
(4)L1キャッシュに変わる実行トレースキャッシュ
(5)FPUとMMXの拡張
(6)ストリーミングSIMD拡張命令2（SSE2）への対応
なお、今回のセッションで特に言及は無かったが、配布された資料にはより詳細なNetBurstマイクロアーキテクチャについての言及がされていた。その資料によれば、以下のことが新しくわかっている。
(1)256KBのL2キャッシュを搭載
(2)トレースキャッシュは12KのマイクロOPSをデコードする。
L2キャッシュの容量はこれまで公式の場では明らかにはされてこなかったが、これで256KBで確定したことになる。また、L2キャッシュのスループットも併せて明らかになった。L2キャッシュがオンダイになっているPentium III（Coppermineコア）では、16GB/秒となっていたが、Pentium 4では実に3倍の48GB/秒にも達するという。また、トレースキャッシュは12KのマイクロOPS（CPUが理解する機械語）をキャッシュし、X86命令を機械語に変換する時間を短縮していく構造になっている。
ただし、トレースキャッシュの容量に関しては、今回のセッションでは明らかにはならなかった。しかし、配布された資料にはCPUダイのイラストが掲載されており、トレースキャッシュはL2キャッシュの1/4の面積で書かれている。L2キャッシュは256KBなので、トレースキャッシュの容量は64KBである可能性が高い。
このほか、Austin氏はこれまでコードネームTehamaで呼ばれてきたPentium 4用のチップセットがIntel 850という製品名であることと、Pentium 4のピン数が423ピンであることを初めて公式の場で明らかにした。
●2001年にはPentium 4のプラットフォームでDDR SDRAMサポートを検討
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| 初めて公式の場でDDR SDRAMを検討していることを明らかにした |
なお、筆者が「DDR SDRAMの検討はPentium 4とPentium IIIの両方のプラットフォームの話なのか、それともPentium 4だけの話なのか?」という質問をぶつけたところ、「Pentium 4プラットフォームの話だ」（Austin氏）という答えが返ってきた。このことから、少なくとも2001年にPentium IIIプラットフォームでDDR SDRAMをサポートする可能性は限りなく低くなったと言える。
すでにIntelはAlmador（アルマドール、Intel 815/815Eの次世代チップセット）の詳細をOEMメーカーに対して説明しつつあり、そこではAlmadorのメモリはPC133 SDRAMだと明言している。そうしたことからも、IntelがDDR SDRAMを実際にサポートするとしても、2001年の第3四半期に登場する予定の、SDRAMをサポートしたPentium 4用チップセット“Brookdale（ブルックデール）”になることは間違いない。
□米Intelのホームページ（英文）
http://www.intel.com/
□IDF Fall 2000のホームページ（英文）
http://www.intel.com/design/idf/index.htm?iid=update+000818&
□関連記事
【8月11日】後藤弘茂のWeekly海外ニュース
Intelがチップセットロードマップを大きく変更
～RDRAMはハイエンドデスクトップとWSだけに後退～
http://pc.watch.impress.co.jp/docs/article/20000811/kaigai01.htm
(2000年8月22日)
[Reported by 笠原一輝@ユービック・コンピューティング]