二重接合トンネル膜

12月12日　発表

　株式会社東芝は12日、半導体国際学会(IEDM)にて、100Gbit級フラッシュメモリに向けた要素技術の1つとして、二重接合トンネル膜技術を開発したと発表した。

　10nm台世代の微細加工を施したメモリ素子に対応可能な二重接合トンネル膜技術。ゲート内の窒化膜に電荷を蓄積してメモリを保持するSONOS型素子構造内の、電荷の出し入れを制御する。

　粒径1.2nmのシリコン微小結晶を厚さ1nmの酸化膜で挟んだ二重接合構造を作り込むことで、ゲート電圧により膜の抵抗が変化することを利用。長時間のメモリ保持と高速な書込/消去の両立が可能になるという。また、従来より薄いため、素子の微細化が可能になるメリットもある。

　このほか、窒化膜材料を変更して電荷の蓄積量を増やすと共に、素子構造の最適化を行ない、10年以上の性能保持(3桁程度のON/OFF電流比の維持)を実現したとしている。同社は、10nm台での動作を二重接合トンネル膜技術により確認できたことは大きな進展で、将来的な微細化の有力技術としてさらなる技術開発を進めるとしている。

□東芝のホームページ
http://www.toshiba.co.jp/
□ニュースリリース
http://www.toshiba.co.jp/about/press/2007_12/pr_j1201.htm
□関連記事
【12月10日】【IEDM 2007】次世代不揮発性メモリの本命争いが激化
http://pc.watch.impress.co.jp/docs/2007/1210/iedm01.htm

(2007年12月12日)

[Reported by matuyama@impress.co.jp]