IDF Spring 2006前日レポート

会期：3月7日～9日(現地時間)

会場：米San Francisco
　　　Moscone Center West

　Intelが開発者向けに開催するIDF(Intel Developer Forum)が現地時間7日より開催される。今回のテーマは、「Power-Optimized Platforms」。これは、「新アーキテクチャ」と呼ばれている次世代のマイクロアーキテクチャが今回のIDFのメインの話題になることを意味している。

　前回のIDFで、概要が告げられた「新アーキテクチャ」の名称などとともに、具体的な情報が公開される予定である。

IDFが開催される米国サンフランシスコのMoscone Convention Center West Hall	Intel社シニア・フェローで、CTO(Chief Technology Officer)であるJustin Ratner氏

●プレス向け説明会が開催される

　開幕前日にあたる6日は、報道や証券アナリスト向けに、説明会が開催された。内容は、Intelの将来アーキテクチャと導入が始まったモバイル向けのNapaプラットフォームについてである。

　詳細は、7日のキーノートで話されることになるが、6日は、その概要説明をIntelのR&Dを担当するJustin Ratner氏(Intelシニア・フェロー、CTO)が行なった。

　Intelは、「Tera-Scale Computing」と呼ぶ新しい研究プログラムを開始している。これは、これまで言ってきた「Many-Core」のアーキテクチャを完成させるための研究プログラムである。Tera-Scale Computingアーキテクチャでは、10～100個程度のコアを集積したプロセッサになる。

　Ratner氏は、このTera-Scale Comutingを実現するためには、シリコン技術に加えて、プラットフォーム技術とソフトウェア技術が必要だとした。シリコン技術では、多数のコアに対してメモリを接続する「High-Bandwidth Memory」技術や、構成を変更できる「Configurable Caches」技術、電力最適化などが必要となると述べた。

　プラットフォームに対しては、3D Stacked memory技術により、プロセッサとメモリを統合するようだ。このCPUとメモリの統合に関して、以前Ratner氏に質問したところ、メインメモリだけでなく、大容量のキャッシュメモリとして使うこともあり得るといった回答を得たことがある。大容量のキャッシュがあれば、各コアはキャッシュ範囲であれば、独立して動作が可能になる。

　また、キャッシュの割当てを動的に変更できるConfigurable Caches技術は、メニーコア化しても残るボトルネックの解消に有効だという。

クワッドコアの先にTera-Scale Computingが登場。10～100個程度のコアを集積したプロセッサが登場する	Tera-Scale Computingへの移行は大きな変化となり、シリコン技術、プラットフォーム技術、ソフトウェア技術の組合せが必要となる	Tera-Scale Computingの研究プロジェクトは80以上あり、High-Bandwidth Memoryや3D Stacked Memory、Transactional memoryなどの研究プロジェクトが動いている

●Transactional Memoryで効率的な並列実行を目指す

　ソフトウェア技術としては、Transactional Memory技術を研究しているという。多数のコアが並列に動作するときに、問題になるのが共有メモリ領域の読み書きである。処理の途中で他から書き換えられてしまうと、正しい状態を維持できなくなってしまう。従来は、これを防ぐために他のコア(スレッド)などからのアクセスを禁止し、その間に処理を行なっていたが、多数のスレッドが並行動作する場合には、効率が悪くなってしまう。

　このTransactional Memoryについては、2005年にRatner氏が来日した際にも話が出た。このときは、研究プロジェクトの1つといった感じだったが、Tera-Scale Computingを実現するための基本技術として本格的な取り組みが始まったのだと思われる。今回の説明会では、このTransactional Memoryと従来のLockによる複数スレッドによる共有メモリのアクセスをモデル化してデモしてみせた。

　Transaction(トランザクション)とは、データベースなどで使われている技術で、トランザクションの開始時に処理対象をコピーし、処理はこれに対して行なう。トランザクションの終了時に変更をまとめて反映させるやり方(これをCommit:コミットという)。Intelが研究中の技術では、トランザクションの最中に他のスレッドがコミットした場合には、トランザクションを再度やり直す。

　少なくとも、コミットする前の処理は、並行して行なえ、衝突したときのみやり直すことになるため、スレッドは停止することなく動作を続けることができる。来日時の説明では、L1キャッシュに対してトランザクション処理を行なわせ、コミット時にメモリに反映させると解説していた。

　デモは、8つのスレッドが共有領域に対して処理を行なうもので、Lockを使った場合には、各スレッドの実行に差が出てしまい、全ての処理が終わるまでに時間がかかったのに対し、Transactional Memoryを使った場合には、すべてのスレッドが同じように進行し、短時間で処理を終えていた。

　このTera-Scale Computingは、クワッドコア(4コア)よりも先のアーキテクチャとして想定されている。逆に、4コアまでは、デュアルコアと同様のアーキテクチャで実現が可能と考えているようだ。

Transactional Memoryと従来のメモリロックをJavaでモデル化したデモ。ロックを使う方式では、8つプロセスの実行に差ができてしまい、すべてが終了するまでに時間がかかってしまうのに対して、Transactional Memoryでは大きな差ができず、結果的に短時間で終了する

●初日に基調講演が集中。従来とは違う構成

　今回のIDFは、初日(7日)に基調講演が集中し、その後は、カンファレンスやパネルディスカッションという、従来とは違った構成になっている。1つには、CeBITと開催期間が重複しているためだと思われる。また、これまでの基調講演では、最初にCEOによる概要を伝えるスピーチがあったが、今回、Oteline氏は、スピーチを行なわないようだ。その代わり、最初に前述のRatner氏が登場し、Tera-Scale Computingについて語る予定となっている。

□IDF Spring 2006のホームページ(英文)
http://www.intel.com/idf/us/spring2006/
□IDF Fall 2005レポートリンク集
http://pc.watch.impress.co.jp/docs/2005/link/idff.htm

(2006年3月8日)

[Reported by 塩田紳二]