東芝とソニー、45nmプロセスLSIの高性能化技術を開発

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12月7日　発表

　株式会社東芝とソニー株式会社は7日、45nmプロセスで製造されるLSIの高性能化に必要な歪みシリコン技術とLow-k(低誘電率)技術を開発したと発表した。

　歪みシリコン技術では、トランジスタ素子に応力加工を施す方式(ローカル歪み)において、応力と膜厚の条件などを最適化したトランジスタ素子を開発。45nmプロセスでは30nm程度の応力膜厚が最適だとしており、電流駆動能力が平均で約40%の向上したという。

　また、応力層を全体に埋め込んだ基板を用いた別方式(グローバル歪み)においても、歪みシリコン基板上でトランジスタ素子を形成し、SiGe(シリコン・ゲルマニウム)層を削った部分にエピタキシャル成長でシリコンを埋める方式を採用することで、電流駆動能力が平均で約20%向上したとしている。

　Low-k技術では、ビア周辺の一定範囲に微小なダミー配線を高密度に配置する独自レイアウトを採用することにより、溝を通じて絶縁膜中の水分を逃がし、酸化を防ぐ技術を開発した。

　両社は今後、さらに用途に応じた付加技術の開発や、加工条件の最適化に取り組むとしている。

(2005年12月7日)

[Reported by ryu@impress.co.jp]