9月20日(現地時間)発表

　米Intelは20日(現地時間)、65nmプロセスの派生技術として、リーク電流を削減するモバイルチップ製造向けのプロセス技術を開発していると発表した。

　同社の65nmプロセスは、歪みシリコン、8層の銅配線、Low-k(低誘電)絶縁材料を使用している。今回の技術はこれらに加え、低消費電力を実現するトランジスタの改良を施しているという。これにより、サブスレッシュホールド、ジャンクション、ゲート酸化膜の各リーク電流を大きく削減しているという。

　同社シニア・フェロー兼プロセス・アーキテクチャ&インテグレーション担当ディレクター マーク・ボア氏は、「この技術を使用した試作チップでは、標準的プロセスと比較し、約1,000倍リーク電流を削減した」としている。

□Intelのホームページ(英文)
http://www.intel.com/
□ニュースリリース(英文)
http://www.intel.com/pressroom/archive/releases/20050920comp.htm
□ニュースリリース(和文)
http://www.intel.co.jp/jp/intel/pr/press2005/050921.htm
□関連記事
【2003年11月25日】Intel、65nmプロセス製造技術の開発を完了
http://pc.watch.impress.co.jp/docs/2003/1125/intel.htm
【2003年11月5日】インテル、45nmプロセスに向けたリーケージ削減技術などを発表
http://pc.watch.impress.co.jp/docs/2003/1105/intel.htm

(2005年9月21日)

[Reported by yamada-k@impress.co.jp]