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| Intelが公開した0.09μm(90nm)の製造プロセスルールで製造された56MbitのSRAM |
会場：Hannover Messe
会期：3月13日～20日(現地時間)
Intelは、CeBIT 2002の会場であるHannover Messeで記者会見を開催し、同社が2003年に投入を予定している製造プロセスルール0.09μm(コードネーム：P1262)によるSRAMの試作に成功したことを明らかにした。また、Pentium 4を4.1GHzで動作させるデモ、最大で1MBのL3キャッシュをオンダイ搭載したマルチプロセッササーバー向けCPUとなるXeon MPプロセッサを発売したことも明らかにされた。
●トランジスタ数を増やすために必要なプロセスルールの微細化
今回Intelが明らかにしたのは、2003年に投入を予定している0.09μmの製造プロセスルール(コードネームP1262)を利用して、実際のウェハーとシリコンの製造に成功したということだ。なお、P12xxは12インチ(300mm)ウェハーであることを意味しており、今回発表された0.09μmは300mmウェハーで作られていることがわかる(なお、0.13μm世代は200mmと300mmが混在しており、200mmの方はP860、300mmの方はP1260で呼ばれる)。
半導体業界には、半ば“神話”となりつつある“ムーアの法則”と呼ばれる有名な法則がある。これはIntelの共同創始者で、現在名誉会長となっているゴードン・ムーア氏が'65年に提唱した“トランジスタ数は18～24カ月で倍になる”という法則で、実際最初のマイクロプロセッサとして知られる'70年代初頭の4004(わずか2,300トランジスタ)から、現在のPentium 4(5,500万トランジスタ)に至るまで、ほぼ例外なくこの法則どおりに進化してきた。トランジスタとは、CPUなどの半導体回路の最小単位で、トランジスタ数が多ければ多いほど、より複雑な回路を構成することが可能になる。このため、一般的にトランジスタ数が多ければ多いほど半導体は高性能であるとされている。このこともあり、ムーアの法則は“半導体の性能は18～24カ月で倍になる”と言いかえられることも多い。
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| Intelの製造プロセスルールのロードマップ(Intel Establishes New Transister Performance Record, Dr. Robert Chaum Dr Gerald Marcykより抜粋) | ムーアの法則により、これまでのCPUでは約2年でトランジスタ数が倍になってきた(New Transistors for 2005 and Beyond, Dr. Robert Chau & Dr. Gerald Marcyk) |
そうしたムーアの法則を支えているのが、製造プロセスルールの微細化だ。製造プロセスルールとは、トランジスタの大きさを示す単位のようなもので、この数字が小さくなればなるほど、個々のトランジスタの大きさは小さくなるので、1つの半導体に多くのトランジスタを集積することができる。例えば、0.18μmのPentium 4プロセッサ(Willametteコア)では4,200万トランジスタであるのに対して、0.13μmのPentium 4(Northwoodコア)では5,500万トランジスタと増えているのだが、逆にダイサイズは小さくなっており、仮にNorthwoodコアのダイサイズをWillametteと同じぐらいにすれば、トランジスタの数をより増やすことができる。
もちろん、製造プロセスルールを変えないでも、トランジスタ数を増やすことは可能だ。単にダイサイズと呼ばれる半導体のサイズを倍にすればトランジスタ数も倍になる。だが、この場合、歩留まりが圧倒的に悪くなるので、製造コストは倍ではきかず、3倍、4倍、場合によってはそれ以上になってしまう。PC用のマイクロプロセッサに使われる半導体では、50～200平方mm程度のダイサイズになっていなければ、歩留まりの関係で製造は難しくなり、経済性の観点から製造が不可能になってしまうと言われている。したがって、このサイズにおさまるように、全体を縮小しつつトランジスタ数を増やす方法、それが製造プロセスルールの微細化という訳だ。
●セルサイズ1平方μm、容量52Mbit、トランジスタ数3億3千万トランジスタのSRAM
Intelではこのプロセスルールの微細化を24カ月ごと、つまり2年に一度行なっている。例えば、'99年には0.18μmを導入し、Pentium IIIは0.25μmのKatmaiコアから0.18μmのCoppermineコアへと移行した。同じように2001年には0.13μmを導入し、Pentium IIIは0.18μmのCoppermineコアから0.13μmのTualatinへと移行している。このように、2年(つまり24カ月)に一度プロセスルールの微細化が行なわれている。
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| 0.09μmのプロセスルールで製造されたSRAMのセル。わずか1μ平方mで現時点で世界最小 |
この次のタイミングが2003年だ。Intelは、先月行なわれたIntel Developer Forum Conference, Spring 2002において、現在のNorthwoodコアの後継として2003年にリリースを予定している“Prescottコア”が、0.09μmに基づいていることを明らかにしている。今回発表された0.09μmのP1262は、まさにそのPrescottで利用される製造プロセスルールになる訳だ。
さて、今回Intelが公開したP1262を利用した0.09μmの半導体は、米国のオレゴンにあるIntelのD1Cという工場で作られる、300mmウェハを利用して試作された容量52Mbit(6.5MB)のSRAMだ。SRAMのセルサイズ1平方μmで、現時点で最も小さなセルサイズのSRAMであるという。1平方μmの領域に6つのトランジスタが内蔵されており、現在の0.13μmプセスルールで作られたSRAMにくらべて、セルサイズは半分以下であるという。SRAMのダイサイズは10.1×10.8mm(109.08平方mm)で、トランジスタ数は3億3千万トランジスタに達しているという。
IntelはこのトランジスタをPrescottでどう使うのだろうか? 今回の発表で、スプリンター氏は「小さいセルサイズのSRAMにより、より多くのオンダイキャッシュを統合することを可能にする」と将来のプロセッサでより大容量のキャッシュを搭載することを示唆している。また、IntelはIDFにおいて「Prescottでは、NetBurstマイクロアーキテクチャの拡張が行なわれる」(ルイス・バーンズ副社長兼デスクトッププラットフォームグループ共同ジェネラルマネージャ)という説明をしている。増えたトランジスタで、キャッシュの増量やNetBurstマイクロアーキテクチャ自体に、何らかの手が入れられると考えるのが自然だろう。それらが実現されるのも、製造プロセスルールが微細化されるからだ。
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| 0.09μmのウェハー。300mmのウェハーで、オレゴンにあるD1Cで製造されたもの | オレゴンにあるD1C。現在は300mmウェハーで0.13μmのロジックを生産しているが、0.09μmの研究開発を先行して行なう工場でもある |
●300mmウェハやプロセスルール技術で先行するIntel
Intel発表の狙いは、300mmウェハーや0.09μmという先進のウェハー技術やプロセス技術を公開することにより、他社に対して技術面で先行していることをアピールするというところだろう。
実際、Intelはそれらにおいて他社に先行しているのはまぎれもない事実だ。特に、余裕のある財務状況は多額の投資を行なうことを可能にしていて、300mmウェハーの工場建設では他社に大きな差をつけている。だからこそ、ライバルであるAMDは、自社だけで300mmの工場建設というムリはせず、UMCとジョイントというIntelとは異なる道を選んだわけだ(これはこれで賢明なやり方である)。
今回の発表会の中で、マイケル・スプリンター上級副社長兼セールス&マーケティンググループディレクターは「Intelはこうした製造技術などの研究開発に今年は80億ドル(筆者注：日本円で約1兆円)の予算を組んでいる。これらの技術で先行することは、競合他社と競争していく上で重要なことだ」と述べ、これらの先進の製造技術で他社との競争を優位にすすめていくことができるということ強調した。なお、スプリンター氏はそのデモの中で(ビデオ中継だが)、Intelの研究所でPentium 4を3.8GHzで動かし、順次クロックを上げながら、最終的にはIDFの時を超える4.1GHzで動かして見せた。
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| Intelのマイケル・スプリンター上級副社長兼セールス&マーケティンググループディレクター | ビデオ中継ではあるが、Pentium 4を4.1GHzで動かして見せた。IDFでは4GHzだったのだが、若干上まわって見せたのはサービス? |
●512K/1MBのL3キャッシュを統合したXeonプロセッサMPも発表<
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| Intel エンタープライズプラットフォームグループジェネラルマネージャ リチャード・ドラコット氏 |
また、今回の発表では、1MBないしは512MBのL3キャッシュを統合したXeonプロセッサMP(コードネーム：Foster MP)の発表も行なわれた。クロックは1.6/1.5/1.4GHzで、L1キャッシュは12K μOPS(命令)＋8KB(データ)、L2キャッシュは256KBで、製造プロセスルールは0.18μm。Hyper-Threading Technologyをサポートしている。1,000個ロット時の価格は1.60GHz/1MB L3が3,692ドル、1.50GHz/512KB L3が1,980ドル、1.40GHz/512KB L3が1,177ドルとなっている。
Intelのリチャード・ドラコット氏(エンタープライズプラットフォームグループジェネラルマネージャ)は「Xeon MPにより30%の性能の向上が得られる。8Way時ではPentium III Xeon 900MHzにくらべて38%、4Way時には1.31倍となり、ユーザーはより高いコストパフォーマンスを享受できる」と述べ、Xeon MPの導入により、同じような投資でより高いパフォーマンスを得ることができることを強調し、Xeon MPをアピールした。
IDF Spring 2002では、E7500チップセットが発表されたことで、Prestoniaのコードネームで知られる512KBのL2キャッシュを内蔵したXeonプロセッサもサーバー市場に投入されることが明らかにされたが、これはデュアルプロセッサ市場向けとなっている。これに対してXeon MPは、大容量のL3キャッシュを搭載していることからもわかるように、4Way、8Wayなどの中規模から大規模サーバー向けで、ServerWorksのGC-HEなどサードパーティのチップセットと組みあわせて利用されることになる(Intelから4Way以上をサポートしたチップセットは提供されていない)。今後、コンパックコンピュータ、デルコンピュータ、富士通シーメンス、ヒューレット・パッカード、IBM、NEC、Unisysなどのサーバーベンダより搭載製品が出荷されるという。
なお、Xeon MPを搭載したPCサーバーは、13日(現地時間)より開始されるCeBITの展示会場においていくつかのベンダにより展示される予定になっている。
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| Pentium III Xeon 900MHz(2MBL2)とXeon 1.6GHz(1MBL3)を、8Way時に比較したベンチマーク結果。Xeonの方が1.38倍高速 | 同じようにPentium III Xeon 900MHz(2MB L2)とXeon 1.6GHz(1MB L3)を、4Way時に比較したベンチマーク結果。Xeonの方が1.31倍高速 | XeonプロセッサMP |
□CeBIT 2002のホームページ(英文)
http://www.cebit.de/homepage_e/
□Intelのホームページ(英文)
http://www.intel.com/
□ニュースリリース(SRAM 英文)
http://www.intel.com/pressroom/archive/releases/20020312tech.htm
□ニュースリリース(Xeon MP 英文)
http://www.intel.com/pressroom/archive/releases/20020312comp.htm
(2002年3月13日)
[Reported by 笠原一輝@ユービック・コンピューティング]