半導体ファウンドリとは、半導体チップの製造を請け負う企業群を意味する。半導体産業では単に「ファウンドリ」と呼称することが多い。

　ファブレス半導体メーカーとは、半導体チップを製造しない半導体メーカーを意味する。半導体産業では単に「ファブレス」と呼称することが多い。

　当然のことながら、ファウンドリの主要な顧客はファブレスである。製造はファウンドリ、設計はファブレス、という役割分担が一般的な認識だろう。ファブレスはこのほか、製品企画やマーケティング、営業などの機能を備えている。

　それでは信頼性や品質保証などの機能はどこに存在するのだろうか。ファブレスから半導体チップを調達する顧客からみると、ファブレスが品質を保証して当然、ということになる。しかし品質保証には、製造部門が直接関連する事柄が少なくない。そして製造を担うのは、ファウンドリという別の企業である。

　ファブレスとファウンドリ、あるいはファウンドリとファブレス。このパートナーシップの中で半導体チップの信頼性を確保し、高い製造歩留りを維持し、品質を顧客(半導体チップのユーザー)に保証する枠組みを構築しなければならない。

　それでは実際にどのようにしているのか。今回のIRPSでは初めて「ファブレスとファウンドリ」と称するセッションが設けられた。このセッションではファブレスとファウンドリがいかにして信頼性品質管理に取り組んでいるかの概要が明らかになった。

　FPGA(Field Programmable Gate Array)の大手ベンダーであるXilinx(ザイリンクス)とAltera(アルテラ)がそれぞれ、信頼性品質管理への取り組みを講演した。本レポートではその概要をご報告しよう。

　まずはXilinxの講演概要を紹介する(S.Y.Paiほか、講演番号3A.1)。同社はファウンドリ大手であるUMC(United Microelectronics Corp.)に長年にわたってFPGAチップの製造を委託してきた。なお講演論文は両社の共著である。

　講演では最初に、FPGAがファウンドリにとって製造プロセス開発の牽引役(ファブドライバ)となっていることを示した。FPGAはユーザーが設計した論理回路を電気的に書き込めるチップで、書き込んだ回路を簡単に書き換えられるという特長を有する。

　FPGAチップの中身はルックアップテーブルと呼ばれる基本的な論理回路ユニットがならんだものである。さらに細かく見えていくと、SRAM(フリップフロップ)のアレイで構成されている。これはプロセス開発では非常に有用な特徴である。同一の特性を備えたトランジスタが膨大な数でチップのほぼ全体に並んでいることを意味するからだ。例えばFPGAチップ全体にリング発振器を構成すれば、チップ内のトランジスタの性能にどのくらいのばらつきがあるかが、すぐに把握できる。これをウェハ全体にまで拡張すれば、ウェハ面内のばらつきまで分かることになる。

リング発振器の動作速度のチップ内ばらつき。左がばらつきの改良前。右がばらつきの改良後

　FPGAはプロセス開発に適したチップではあるが、信頼性品質管理に関する作業が軽くなるわけではない。製品としての信頼性を確保するためには、ファブレスとファウンドリが「あたかも1つの企業体であるかのように機能しなければならない」(講演論文より)のだ。

　講演では、不良の発生要因と初期不良と磨耗不良に分けて論じた。初期不良はFPGAが出荷されてから比較的早期に発覚する不良で、FPGAチップの製造段階で紛れ込んだ欠陥(不良にならないくらいの弱い欠陥)に起因する。

　初期不良を低減する手法はいくつか存在する。例えば、一定時間にわたって温度や電圧などのストレスを与えることで、不良をわざと顕在化させる。スクリーニングと呼ばれる手法である。ただしスクリーニングは設備投資やスクリーニング時間などのコストがかかるので、望ましい手法とはいえない。スクリーニングを使わずに、初期不良を減らすことが望ましい。

　現在では、初期不良を減らすには設計や製造などに起因する欠陥を減らすことが極めて有効であることが分かっている。簡単に言ってしまえば、製造歩留り(良品率)が高ければ、初期不良が低くなるのである。このためにファブレスは欠陥の電気的な分離手法や不良解析などを担当し、ファウンドリは欠陥の低減やばらつきの抑制を担当する。そして重要なのが、不良や欠陥などの定義である。これは両者が共同して取り決めなければならない。ウェハテストのパラメータ限界値、テスト結果の許容値、製造歩留りの許容値などを取り決める。

初期不良(Infant Mortality)に関するファブレスとファウンドリの役割分担

　磨耗不良は、半導体チップの長期信頼性に依存する。長期使用によって寿命が尽きた半導体チップが、動作不能になっていく。ここでは製品として十分だとされる10年～20年の寿命を確保することに重点が置かれる。ファブレスは半導体チップの使用条件、長期信頼性を維持するための回路設計、ソフトエラーを許容する設計などを担う。ファウンドリは製造プロセスの標準化、磨耗不良に関する基礎データの収集とモデル化などを担当する。そして磨耗不良の定義付けと製造プロセスのカスタム化が、両者が相談して取り決める事項となる。

　講演では例えば、pチャンネルMOSトランジスタの劣化モードの1つであるNBTI(Negative Bias Temperature Instability)に関わる信頼性を設計で確保する枠組みが示された。ここでNBTIとは、pチャンネルMOSトランジスタのゲートに負の電圧を印加することでトランジスタのしきい電圧が徐々にずれたり、電流駆動能力が低下したりする不良を指す。動作時間とともに効果が大きくなる、劣化モードの不良である。

長期信頼性(Long Term Life)に関するファブレスとファウンドリの役割分担

NBTI(Negative Bias Temperature Instability)による劣化をファウンドリとファブレスの両方で把握する。ファウンドリはトランジスタの劣化モデルやストレス条件などを提供する。ファブレスはNBTIの特性を把握するとともに、回路設計によって劣化リスクを軽減する

　またソフトエラーに関しては、シミュレーションと実験により、半導体製造技術を微細化するごとにFPGAのソフトエラー発生率を低下させてきた実績を披露した。XilinxのハイエンドFPGA「Virtex」シリーズの事例である。

半導体製造技術(微細加工寸法)とソフトエラー率(SER)の関係。XilinxのハイエンドFPGA「Virtex」シリーズの例。150nmは「Virtex-II」、130nmは「Virtex-II Pro」、90nmは「Virtex-4」、65nmは「Virtex-5」に相当する

90nm世代のハイエンドFPGA(Virtex-4)と65nm世代のハイエンドFPGA(Virtex-5)に対する信頼性評価結果

　続いてAlteraの講演概要をご紹介しよう(G. Vermaほか、講演番号3A.2)。Alteraは最大手のファウンドリであるTSMC(Taiwan Semiconductor Manufacturing Company)にFPGAの製造を委託してきた。なお講演論文は両社の共著である。

　講演ではまず、Xilinxと同様にFPGAが次世代のプロセス開発に最適なデバイスであることを説明した。ハイエンドのさまざまな構造のメモリ素子を内蔵したり、各種の高速入出力インターフェイスを備えることも、プロセス開発には有用だとした。

　続いてAlteraとTSMCの協力関係により、FPGA製造が高い歩留まりと低い市場不良率を維持してきたことを示した。両社は半導体製造の加工寸法が180nm～65nmの各世代で製造工程による欠陥密度を時間とともに低減してきた。その実績データを公表した。

半導体製造技術の世代による欠陥密度の低減曲線。図中に説明が省かれているが、緑色の曲線は150nm世代、桃色の曲線は130nm世代(200mmウェハ)、青色の曲線は130nm世代(300mmウェハ)

　市場に出荷したFPGAチップがどの程度の割合で顧客から不良として戻ってきており、解析によって不良の原因がどのようなものだったかの結果も示した。製品が市場から不良として戻ってくる割合は、市場不良率(FIT：Failure in Time)で表現される。1FITは、10の9乗時間に1個のチップが不良として戻ってきたことを意味する。

　220nm/180nm/130nm/90nm/65nmの世代で市場不良率はおおよそ25FIT程度でほとんど変わらなかった。25FITの不良を解析するとその大半が初期不良(IM:Infant Mortality)であり、そのほかは良品(誤って不良品と判断したもの)、市場での取り扱いに起因する不良、半導体以外の部分の不良であった。すなわち、FPGAチップの製造に起因する不良は1件もなかった。

市場に出荷したFPGAチップの不良率(FIT)と解析結果。1FITは、10の9乗時間に1個のチップが不良として戻ってきたことを意味する

　続いて40nmと微細なCMOSプロセスを共同開発した結果を説明した。このプロセスで量産を開始したのは2008年第4四半期である。開発の始まりは2005年第4四半期に遡る。2008年第1四半期までの間にプロセス開発の段階に合わせて8種類のテストチップを製造し、プロセスの性能、トランジスタの信頼性、多層配線の信頼性などを評価した。なおプロセスは通常の多結晶シリコンゲート技術であり、高誘電率膜/金属ゲート(High-k/Metal gate)技術は採用しなかった。製造コストの上昇を嫌ったためである。

40nm CMOSプロセスの開発プロジェクト

開発した40nm CMOSプロセスの概要

　信頼性の確認については、トランジスタの信頼性試験と多層配線の信頼性試験の両方の結果を示した。

　トランジスタの信頼性に関してはゲート絶縁膜のTDDB(Time Dependent Dielectric Breakdown)特性、ホットキャリア注入による劣化、pチャンネルMOSトランジスタのNBTI劣化のデータをそれぞれ報告した。ゲート絶縁膜厚1.2nm(酸化膜換算)のTDDBの場合、0.1%の不良が発生するまでの時間で80年以上と十分な寿命が得られた。ホットキャリア注入では、チャンネル長が36nmのときに0.1%の不良が発生するまでの時間で220年以上と、これも寿命は十分だった。pチャンネルMOSトランジスタのNBTI劣化では、ゲート絶縁膜厚1.2nm(酸化膜換算)のときに25年を超える寿命が得られた。

　多層配線の信頼性に関しては低誘電率層間絶縁膜のTDDB特性、金属配線のエレクトロマイグレーション、金属配線のストレスマイグレーションをテストした。いずれも実用上は問題のない寿命を得られている。

　このようにみていくと、ファブレスとファウンドリがともに信頼性技術や不良解析技術などのリソースを備えている必要があること、ファブレスとファウンドリがともに信頼性を自分の問題と認識して協力しあっていく必要があることが分かる。例えば半導体チップが不良となるかならないかは、半導体チップが使われる条件によるところが少なくない。具体的な使用条件を知っているのはファブレスであり、その情報をファウンドリが理解できる形に変換して伝える必要がある。

　ファウンドリが半導体製造の請け負い企業であった時代は過去に過ぎ去った。少なくとも大手のファウンドリ企業は率先して新しいプロセスを開発し、標準的な製造プラットフォームとして提供している。半導体メーカーが製造部門を切り離せばファウンドリ事業ができる、といった時代はすでに終わっているのだ。