イベントレポート
Samsung、次世代モバイルDRAM「LPDDR5」で7.5Gbps/ピンの超高速伝送を達成
2019年2月26日 17:50
最大手DRAMベンダーのSamsung Electronics(以降はSamsungと表記)は、次世代モバイルDRAM規格「LPDDR5」に準拠したDRAMチップを開発し、入出力ピン当たりで7.5Gbpsときわめて高いデータ転送速度を達成した。Samsungは開発したDRAMチップの技術概要を、米国サンフランシスコで開催された国際学会「ISSCC 2019」で発表した(講演番号23.1)。
「LPDDR5」メモリは、現行世代のモバイルDRAM「LPDDR4X」および「LPDDR4」を大幅に超えるデータ転送速度を実現する。データ転送速度(入出力ピン当たり)を比較すると、現行世代の「LPDDR4」が最大3.2Gbps、その進化版である「LPDDR4X」が最大4.266Gpsであるのに対し、「LPDDR5」は最大6.4Gbpsに達する。LPDDR4と比べて2倍、LPDDR4Xと比べて1.5倍の速度を出すことになる。
これらの転送速度は半導体ベンダーの業界団体であるJEDECが策定した規格での性能であり、なおかつ製品での仕様である。DRAMチップの実力としては、さらに高い転送速度を達成しなければならない。今回、規格の最大値である6.4Gbpsを上回る7.5Gbpsと高い速度を実験で確認して国際学会で発表したことは、製品版のLPDDR5メモリでも規格の最大値6.4Gbpsを実現する可能性がかなり高いことを意味する。
入出力ピン当たりのデータ転送速度を高めようとすると、当然ながら、問題が発生する。最初にぶつかる問題は、消費電力の増大である。動作時の消費電力は、動作周波数(データ転送速度に相当)に比例するからだ。動作周波数が2倍ないしは1.5倍になるということは、原理的には消費電力が2倍ないしは1.5倍になるということを意味する。
消費電力の増大を抑える最も単純な手段は、電源電圧を下げることだ。動作時の消費電力は、電源電圧の2乗に比例するからだ。たとえば電源電圧を0.8倍に下げると、原理的には消費電力は0.64倍に減少する。モバイルDRAMの電源電圧には大別すると、コア部の電源電圧(VDD/VDD2)と入出力部の電源電圧(VDDQ)がある。LPDDR4ではVDD2が1.1V、VDDQが1.1Vだった。進化版のLPDD4XではVDD2は1.1Vを維持しながら、VDDQを0.6Vに下げて消費電力を18%減らした。そして今回のLPDDR5では、VDD2を1.05Vへ、VDDQを0.5Vへと下げることで、消費電力をLPDDR4Xに比べて30%減らすことを目指す。
1Xnmと微細な製造技術で46平方mmと小さな8Gbitダイを開発
開発したLPDDR5シリコンダイの概要を見ていこう。製造技術は1XnmのDRAMプロセス。記憶容量は8Gbitである。シリコンダイの面積は45.9平方mmと非常に小さい。電源電圧はVDDが1.8V、VDD2が1.05Vと0.95V、VDDQが0.5V(あるいは0.3V)である。
メモリセルアレイは、最大で16個のメモリバンクで構成する。バンクの構成は、データ転送速度の違いによって3つのオプションがある。4個のバンクで1個のバンクグループを構成し、4個のバンクグループで全体となるオプションは、データ転送速度(入出力ピン当たり)が3.2Gbpsを超えるときに選べる。16個のメモリバンクで全体を構成するオプションは、データ転送速度(入出力ピン当たり)が3.2Gbps以下のときに選べる。そして8個のメモリバンクで全体を構成するオプションは、データ転送速度の制限がない。速度を自由に変えられる。
試作したシリコンダイを動作させたテストの結果では、電源電圧VDD2が1.05Vのときに7.5Gbpsのデータ転送速度(入出力ピン当たり)を、VDD2が0.97Vのときに6.4Gbpsのデータ転送速度を達成した。
信号品質を維持するクロッキング技術と終端技術
発表講演では、開発したLPDDR5メモリで採用した5つの要素技術を説明してくれた。最初の2つは高速化に関する要素技術、残りの3つは消費電力の低減に関する要素技術である。
高速化に伴って発生する大きな問題は、信号品質の低下だ。高速化によって信号波形の歪みが大きくなり、データ読み書きの動作における余裕(マージン)が小さくなる。消費電力に関しては、動作時の消費電力をさらに下げるとともに、待機時の消費電力を減らすことが求められる。
そこで高速化に関しては、「WCKクロッキング」と「NT-ODT(ノンターゲット・オンダイ終端)」の2つの要素技術を導入した。WCKクロッキングは、グラフィックス用DRAMのGDDR5メモリとGDDR6メモリで導入されている技術で、「フォワード差動書き込みクロック(WCK/WCKB)」と呼ぶ高速のクロック信号をデータ入出力のタイミング制御用に設ける。コマンド信号とアドレス信号のタイミング制御には従来どおり、「差動コマンドクロック(CK/CKB)」を使う。
LPDDR5では、データ入出力用に3.2GHzと高速のWCKクロックをメモリコントローラからDRAMに対して与える。WCKクロックバッファからデータ入出力バッファまでの物理的な距離は、従来(LPDDR4X)のCKクロックバッファからデータ入出力バッファまでの距離に比べると、大幅に短い。このため、電源雑音誘起ジッタ(PSIJ:Power Supply noise Induced Jitter)が44%減少し、タイミング余裕が増加した。
なお、GDDR5/GDDR6メモリではつねにWCKクロックを入力する。こうすると待機時の消費電力が増加してしまう。そこでLPDDR5ではデータ入出力期間だけWCKクロックを入力し、そのほかの期間ではWCKクロックを止めた。さらに、コマンド/アドレス信号用のCKクロックの周波数をLPDDR4の1.6GHzから半分の0.8GHz(800MHz)に下げることで、待機時の消費電力を抑えている。
「NT-ODT(ノンターゲット・オンダイ終端)」は、DRAMパッケージの入出力パッドを共有する2組のシリコンダイ(ランク)の中で、動作対象でない(ノンターゲットの)シリコンダイを終端する技術である。LPDDR5のパッケージは少なくとも2枚のシリコンダイを収納する、2ランクのメモリ構成となっている。今回開発したシリコンダイは8Gbit品なので、パッケージでは少なくとも16Gbitの記憶容量を備える。
2ランク構成でデータを読み出すあるいは書き込むと、パッケージの入出力パッドを共有し、なおかつ読み書きの対象ではないランクのシリコンダイ(ノンターゲットのダイ)で反射した信号が、雑音となる。これを防ぐために、ノンターゲットのダイで終端を施す。6.4Gbpsの書き込み動作で比較したところ、信号波形のアイ(開口部)が従来の0.40UI(Unit Interval)から、NT-ODTの導入によって0.53UIに拡大した。
電源電圧と周波数をスケーリングして動作時消費電力を節約
消費電力の低減に関しては、「DVFS(Dynamic Voltage Frequency Scaling)」、「Write-X」、「DSM(Deep Sleep Mode)」の3つの要素技術を導入した。
「DVFS(Dynamic Voltage Frequency Scaling)」は、動作周波数の高低に応じて電源電圧を制御し、消費電力を最適化する技術である。Samsungは講演でモバイルDRAMの場合、実際の使われ方で最大のデータ転送速度を必要とする場合は多くないと指摘した。たとえばLPDDR4 SDRAMは最大のデータ転送速度は3.2Gbps/ピンなのだが、実際には800Mbps/ピン～1.6Gbps/ピンの範囲で使われることが多かった。
そこで開発したLPDDR5メモリでは、データ転送速度が低いときに電源電圧を下げることで、動作時の消費電力を節約している。メモリの各部をコア、データパス、入出力ドライバの各電源ドメインに分け、データパスと入出力ドライバのデータ転送速度が低いときに、電源電圧を低く切り換える。具体的にはデータパスの電源電圧(VDD2H)は通常が1.05Vのところを、転送速度が1.6Gbps以下のときには、0.9V(VDD2L)に下げる。入出力ドライバの電源電圧(VDDQ)は通常が0.5Vのところを、転送速度が3.2Gbps以下のときは0.3Vと低くする。DVFSの採用により、データ転送速度(入出力ピン当たり)が3.2Gbpsのときに読み出し消費電力は8%、書き込み消費電力は9%、減少した。
続いて「Write-X」である。Write-Xはコマンドの名称で、「Write-Xコマンド」を入力するとDRAMはメモリセルアレイに、データを外部から入力しなくても論理値が「低(L)」あるいは「0」のデータを連続して書き込む。外部からのデータ入力が不要になるので、書き込み動作の消費電力が減る。Write-Xコマンドの使用により、データ転送速度が4.226Gbpsのときに書き込み消費電力は58%減少するという。
それから「DSM(Deep Sleep Mode：ディープスリープモード)」である。DSM((Deep Sleep Mode)は、LPDDR4X SDRAMに搭載されていた待機時消費電力モード「SR-PD(Self Refresh Power-Down)」の改良版である。SR-PDモードではセルフリフレッシュの間隔が一定だったが、DSMではリフレッシュの間隔を詰めてバースト状に続けて実行し、一方でリフレッシュを実行しない期間を長く確保する。また内部電圧の発生回路を止めることで、リーク電流を抑える。これらの工夫の結果、DSMではLPDDR4XのSR-PDモードに比べ、待機時の消費電力を25%低減できたとする。
